eda实验报告——全加器原理图法,例化语句法

eda实验报告全加器EDA实验报告：全加器一、引言在数字电路设计中，全加器是一种基本的组合逻辑电路，用于实现两个二进制数的加法运算。

全加器的设计和性能对于数字电路的正确性和效率至关重要。

本实验报告将介绍全加器的原理、设计方法以及实验结果。

二、全加器的原理全加器是由两个半加器和一个额外的输入引脚组成的。

它可以实现三个二进制输入数的相加运算，并输出相应的和与进位。

1. 半加器半加器是一个简单的组合逻辑电路，用于实现两个二进制数的相加运算。

它有两个输入引脚A和B，分别代表两个二进制数的对应位，一个和输出引脚S和一个进位输出引脚C。

半加器的真值表如下所示：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1可以看出，和输出引脚S等于A和B的异或运算结果，进位输出引脚C等于A 和B的与运算结果。

2. 全加器全加器是由两个半加器和一个额外的输入引脚组成的。

它有三个输入引脚A、B 和Cin，分别代表两个二进制数的对应位以及上一位的进位，两个输出引脚S 和Cout，分别代表相加结果的和以及当前位的进位。

全加器的真值表如下所示：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1可以看出，和输出引脚S等于A、B和Cin的异或运算结果，进位输出引脚Cout等于A、B和Cin的与运算结果与A和B的或运算结果的与运算结果。

三、全加器的设计方法全加器的设计可以使用逻辑门电路实现。

常用的逻辑门包括与门、或门、非门和异或门。

根据全加器的真值表，可以使用这些逻辑门组合来实现全加器。

1. 使用逻辑门实现半加器半加器可以使用异或门和与门来实现。

异或门用于计算和输出引脚S，与门用于计算和输出引脚C。

2. 使用逻辑门实现全加器全加器可以使用两个半加器和一个或门来实现。

两个半加器分别用于计算和输出引脚S和C1，或门用于计算和输出引脚Cout。

《EDA技术》实验报告实验名称： 8位二进制全加器设计
姓名：
班级：
学号：
实验日期：2010-3-29
指导教师：
一、实验设计要求
以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。

二、设计原理
电路结构图或原理图
电路功能描述
定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。

CIN是输入的进位，数据类型IN STD_LOGIC；输出端口：SUM为和，数据类型IN STD_LOGIC COUT 为输出的进位。

三、实验程序
程序1：一位二进制全加器设计顶层描述
程序2：8位并行二进制全加器顶层文件
四、编译及仿真结果
选用器件型号cyclone
编译后使用器件资源情况、引脚配置情况（硬件实验）
仿真结果显示：
该设计是成功的。

输入的进位也要加上去。

0---255 全加器的COUNT 没有进位，而当加到256，COUNT=1，SUM输出0.
五、总结
.1 编译不通过，检查后发现在建立工程时，同一工程的所有文件都必须放在同一文件夹中，而这一步没做。

2 程序中没有将文件名与实体名保持一致出错。

输入半加器的VHDL程序保存文件，将输入的VHDL语言程序保存为h _adder.vhd.
3不知道如何将输入/输出引脚号都添加到矢量波形编辑窗口中。

解决办法：view—utility window—noder finder 将需要引脚拖拽。

eda全加器实验报告EDA全加器实验报告引言在数字电路设计中，加法器是最基础且常见的电路之一。

而全加器是一种能够实现两个二进制数相加的电路。

本实验旨在通过使用EDA工具设计和实现一个全加器电路，并对其进行仿真和测试。

实验目的1. 理解全加器的原理和功能。

2. 熟悉EDA工具的使用，包括电路设计、仿真和测试。

3. 掌握数字电路设计中的基本思路和方法。

实验器材和软件1. EDA工具（如Xilinx ISE、Cadence等）。

2. 逻辑门电路芯片（如与门、或门、非门等）。

3. 实验电路板、连接线等。

实验步骤1. 设计全加器电路的原理图。

在EDA工具中，使用逻辑门电路芯片和连接线等元件，绘制全加器电路的原理图。

全加器电路由两个半加器和一个或门组成，其中半加器负责处理两个输入位的和与进位，而或门负责处理两个半加器的进位输出。

2. 进行电路布局和布线。

在EDA工具中，根据全加器电路的原理图进行布局和布线。

合理地安排电路元件的位置和连接方式，以最大限度地减少电路延迟和功耗。

3. 进行电路仿真。

使用EDA工具提供的仿真功能，对设计好的全加器电路进行仿真。

通过输入不同的二进制数，观察输出结果是否符合预期。

可以检查和验证全加器的功能和正确性。

4. 进行电路测试。

将实验电路板与设计好的全加器电路连接，输入不同的二进制数，观察输出结果是否正确。

可以使用开关或按钮等方式输入二进制数，同时使用数码管或LED等显示器件显示输出结果。

实验结果与分析通过实验，我们成功设计和实现了一个全加器电路，并对其进行了仿真和测试。

经过多次输入不同的二进制数进行验证，我们发现全加器的功能和正确性得到了有效的验证。

此外，我们还可以通过改变电路布局和布线等方式，进一步优化全加器电路的性能。

例如，可以通过减少电路延迟和功耗，提高电路的工作频率和效率。

结论通过本次实验，我们深入了解了全加器的原理和功能，并掌握了EDA工具的使用方法。

通过设计、仿真和测试全加器电路，我们对数字电路设计有了更深入的理解，并掌握了一些基本的设计思路和方法。

实验2原理图输入法设计8位二进制全加器一、实验目的进一步熟悉QuartusⅡ的使用方法，学习时序仿真。

二、实验内容用V erilog HDL设计一个8位二进制全加器。

可以直接编写程序，也可以利用例化语句调用1位全加器构成8位全加器。

并进行编译、综合、适配和仿真。

三、实验步骤：1.为本项工程设计建立文件夹2.建立V erilog HDL文件3.存盘并建立工程4.全程编译5.时序仿真⑴建立矢量波形文件菜单操作：file—new图2-1 选择编辑矢量波形文件图2-2 波形编辑器⑵设置仿真时间长度菜单操作：Edit—end time图2-3 设置仿真时间长度⑶存盘图2-4 vwf激励波形文件存盘⑷将工程test2的端口信号选入波形编辑器中。

菜单操作：View—Utility Windows—Node Finder，并按图2-5 向波形编辑器拖入信号节点选项：Look：工程名；filer：Pins all⑸编辑输入波形单击输入信号a使之变成蓝色条，激活波形编辑器图2-6波形编辑器按图2-7设置输入信号a的周期在Tool Zoom 状态下调整波形图图2-8 设置好的激励波形图⑹菜单操作：Assignments –setting进入以下窗口：图2-9 选择仿真控制图2-10 仿真波形输出图2-11 选择全时域显示⑺仿真：Processing-Start Simulation 或。

注：该实验也可用硬件测试的方法来验证其设计的正确性。

四、实验报告详细叙述实验内容所要求的设计流程；给出仿真波形图；给时序分析情况。

五、参考程序module ADDER8B(A,B,CIN,COUT,DOUT);output [7:0] DOUT; output COUT;input [7:0] A,B; input CIN; wire [8:0] DA TA;assign DA TA =A+B+CIN;assign COUT=DA TA[8];assign DOUT=DA TA[7:0];endmodule。

实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。

通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。

二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。

1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。

半加器h-adder由与门、同或门和非门构成。

四位加法器由4个全加器构成1234三、实验内容：1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。

QuartusII设计流程见教材第五章:QuartusII应用向导。

2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor）（2）按照给定的原理图输入逻辑门(symbol－>enter symbol)（3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。

（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。

3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。

一、实验目的1. 掌握全加器的基本原理和设计方法。

2. 熟悉使用EDA工具进行电路设计和仿真。

3. 验证全加器的逻辑功能，提高对组合逻辑电路的理解。

二、实验原理全加器是一种能够处理三个输入信号的组合逻辑电路，即两个加数位和来自低位的进位输入。

全加器的输出包括一个和位和一个进位输出。

一个一位全加器可以由两个半加器和一个或门组成。

三、实验步骤1. 半加器设计：- 使用EDA工具（如Quartus II）创建一个半加器电路。

- 将两个输入端分别命名为A和B，输出端命名为S0。

- 仿真并验证半加器的逻辑功能。

2. 全加器设计：- 使用两个半加器和一个或门构建一个全加器电路。

- 将两个半加器的输出端连接到或门的输入端，或门的输出端作为全加器的和位输出。

- 将来自低位的进位输入端连接到第一个半加器的进位输入端。

- 仿真并验证全加器的逻辑功能。

3. 仿真与测试：- 在EDA工具中创建测试向量，模拟不同的输入组合。

- 观察仿真波形，验证全加器的逻辑功能是否符合预期。

4. 引脚分配与下载：- 在EDA工具中完成引脚分配。

- 将设计下载到目标硬件平台（如FPGA）进行实际测试。

四、实验结果与分析1. 半加器仿真波形：- 输入A和B的变化对应于半加器的输出S0。

- 仿真结果显示，当A和B为0时，S0为0；当A和B为1时，S0为1。

2. 全加器仿真波形：- 输入A、B和C的变化对应于全加器的输出S和进位输出cout。

- 仿真结果显示，当A、B和C均为0时，S为0，cout为0；当A、B和C中有两个为1时，S为1，cout为0；当A、B和C均为1时，S为1，cout为1。

3. 引脚分配与下载：- 完成引脚分配后，将设计下载到FPGA。

- 通过实际测试验证全加器的逻辑功能。

五、实验总结通过本次实验，我掌握了全加器的基本原理和设计方法，熟悉了使用EDA工具进行电路设计和仿真。

在实验过程中，我学会了如何创建半加器和全加器电路，如何进行仿真和测试，以及如何进行引脚分配和下载。

南昌大学实验报告
学生姓名：刘光林学号： 6100209064 专业班级：卓越通信（3+1）实验类型：□验证□综合□设计□创新实验日期：实验成绩：实验一熟悉QuartusⅡ软件及实验装置设计全加器
(一)实验目的
以一位二进制全加器为例熟悉利用QuartusII的原理图输入方法和文本输入法设计简单组合电路；学习多层次工程的设计方法。

(二)实验要求
⑴用文本方法实现半加器，再采用层次设计法用原理图输入完成全加器的设计；
⑵给出此项设计的仿真波形；
⑶用发光管指示显示结果。

(三)实验步骤：
1.建立工作库文件夹，输入半加器VHDL代码并存盘。

ENTITY h_adder IS
PORT (a ,b:IN STD_LOGIC;
co, so:OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF adder is
BEGIN
So<=NOT(a XOR(NOT b)); co<=A and b;
END ARCHITECTURE fh1:
2.选目标器件并编译。

3.建立仿真波形文件，进行波形仿真。

半加器的仿真波形
4.引脚锁定，包装元件。

5.建立顶层电路实验原理图
全加器的原理图
6.对全加器进行波形仿真
(四)实验结果：
实验波形结果基本正确，但是稍微有一点延时，这里不是非常准确。

桂林电子科技大学实验报告2015-2016学年第二学期开课单位海洋信息工程学院适用年级、专业13级电子信息工程课程名称EDA技术与应用主讲教师覃琴实验名称一位全加器学号1316030515姓名魏春梅实验一一位全加器的原理图设计一、实验目的①掌握Quartus II原理图输入法的编辑、编译（综合）、仿真和编程下载的操作过程.②用原理图输入法设计全加器电路,并通过电路仿真和硬件验证，进一步了解全加器的功能.③熟悉EDA实训仪的使用方法。

二、实验原理考虑来自低位来的进位的加法运算称为”全加”，能实现全加运算的电路称为全加器.1位全加器的真值表如表1。

1所列,表中的A、B是两个一位二进制加数的输入端。

CI是来自低位来的进位输入端。

SO是和数输出端，CO是向高位的进位输出端。

根据真值表写出电路输出与输入之间的逻辑关系表达式为:A B CI SO CO三、实验设备①EDA实训仪1台.②计算机1台（装有Quartus II软件)。

四、实验内容在Quartus II软件中，采用原理图输入法设计1位的全加器电路,编辑、编译（综合）、仿真,引脚锁定，并下载到EDA实训仪中进行验证。

注：用EDA实训仪上的拨动开关S1、S2、SO分别作为加数A、加数B、低位进位输入端CI,用发光二极管L1、L0分别作为和输出端SO、仅为输出端CO。

五、实验预习要求①查阅资料,复习有关全加器的内容，并认真阅读实验指导书，分析、掌握实验原理.②预习理论课本有关Quartus II软件的使用方法，并简要地写出Quartus II软件的操作步骤。

③复习数字逻辑电路有关全加器的内容，设计1位全加器的逻辑电路图。

1、实验电路图路径：E/1316030515/adder2、实验波形仿真图路径：E/1316030515/adder3、实验结果图六、实验总结①用Quartus II软件的原理图输入法进行数字电路设计的方法及步骤。

1、建立工程项目（文件夹、工程名、芯片选择)；2、编辑设计文件（元件、连线、输入输出、检查电路正确性);3、时序仿真（波形验证设计结果）；4、引脚锁定（参考文件锁定输入输出引脚）；5、编译下载;6、硬件调试。

竭诚为您提供优质文档/双击可除eda全加器实验报告篇一：eDA全加器实验报告1位全加器设计实验报告彭世晶32211317实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习QuartusⅡ的应用。

实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。

用最简单的原理图输入法来完成半加器及全加器的设计。

实验真值表：半加器全加器实验逻辑图：半加器全加器实验程序：半加器moduleh_adder(a,b,so,co);//半加器描述inputa,b;outputso,co;assign{co,so}=a+b;//两位二进制数直接相加endmodule或门moduleor2a(a.b.c);//或门逻辑描述outputc;inputa,bassignc=a|b;endmodule全加器顶层文件modulef_adder(ain,bin,c(:eda全加器实验报告)in,cout,sum);//一位全加器顶层设计描述outputcout,sum;inputain,bin,cin;wiree,d,f;//定义网线型变量作内部单元连接线h_adderu1(ain,bin,e,d);//使用位置关联法进行例化h_adderu2(.a(e),.so(sum),.b(cin),.co(f));or2au3(.a(d),.b(f),.c(cout));//使用端口名关联法进行例化endmodule实验波形图：半加器全加器实验RTL图：实验结果与分析：通过eDA实验我对编程环境QuartusⅡ有了一定的了解，也初步了解了硬件平台。

我个人认为老师应当增加实验次数，以便我们加强自己的动手能力。

篇二：eDA实验报告4位全加器实验报告eDA实验报告书篇三：eDA实验报告(四位全加器的实现)实验一四位全加器的实现一、实验目的1、掌握Quartus9.0图形编辑输入法2、掌握Quartus环境下文件的编译、仿真及下载方法3、了解VhDL语言的设计流程4、掌握quartus环境下VhDL的使用方法二、实验内容1、用图形/原理图法实现4位全加器。