EDA技术实验报告
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实验一利用原理图输入法设计4位全加器
一、实验目的：
掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。
二、实验原理：
一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。
1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。
半加器h-adder由与门、同或门和非门构成。
四位加法器由4个全加器构成
三、实验内容：
1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。
QuartusII设计流程见教材第五章:QuartusII应用向导。
2.设计1位全加器原理图
（1）生成一个新的图形文件（file->new->graphic editor）
（2）按照给定的原理图输入逻辑门(symbol－>enter symbol)
（3）根据原理图连接所有逻辑门的端口，并添加输入输出端口
（4）为管脚和节点命名：
在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；
选中需命名的线，然后输入名字。
（5）创建缺省（Default）符号：
在 File菜单中选择 Create Symbol Files for Current File 项，即可创建一个设计的符号，该符号可被高层设计调用。
3.利用层次化原理图方法设计4位全加器
（1）生成新的空白原理图，作为4位全加器设计输入
（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.
4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。给出波形图，并分析仿真结果是否正确。
原理图：
仿真波形：
1位全加器：原理图：
仿真波形：
原理图：
仿真波形：
4位全加器仿真结果正确：
例：0011(A)+0111(B)+0(CI)结果为1010(S)，进位CO为0。
5．思考如何在原理图中输入一个总线，并与其他总线连接？
先选中细线，然后右击，选”bus line”,总线是以粗线条表示。与其他总线连接：例如一根8位的总线 bus1[7..0]欲与另三根分别为1、3、4个位宽的连线相接，则它们的标号可分别表示为bus1[0],bus1[3..1],bus1[7..4]。
实验二简单组合电路的设计
一、实验目的：
熟悉QuartusII VHDL文本设计流程全过程。学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
二、实验原理
VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE),本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusII 环境和实验电路进行硬件测试。
三、实验内容：
1）根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设计一位全加器，要求采用结构化的描述方法。设计完成后，利用QuartusII集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。
2）用VHDL语言设计一个四选一数据选择器电路。
要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。
3）硬件测试（选用器件 EPF10K10 Pin84）
管脚锁定：
1）一位全加器 a PIO23(IO19) 30 SW1
b PIO24(IO20) 35 SW2
ci PIO25(IO21) 36 SW3
s PIO21(IO16) 27 LED10
co PIO19(IO8) 29 LED12
2)四选一数据选择器 a1 PIO23 30 SW1
a0 PIO24 35 SW2
d3 PIO27 38 SW5
d2 PIO28 39 SW6
d1 PIO29 47 SW7
d0 PIO30 42 SW8
yout 29 LED12
四、思考题
比较原理图输入法和文本输入法的优缺点。
实验结果：
一位全加器的VHDL描述：
半加器的VHDL描述：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY ,bin,cin :IN STD_LOGIC;
cout,sum:out STD_LOGIC);
END ENTITY f_adder;
ARCHITECTURE fd1 OF f_adder IS
COMPUTER ,b=>bin,co=>d,so=>e);
u2:,co=>f,so=>sum);
u3: or2a PORT MAP(a=>d,b=>f,c=>cout);
END ARCHITECTURE fd1;
仿真波形：
硬件测试结果及分析：
ain PIN_233 SW1
bin PIN_234 SW2
cin PIN_235 SW3
cout PIN_1 LED1
sum PIN_2 LED2
得结果正确。
四选一数据选择器的VHDL描述：
二选一数据选择器的VHDL描述：
ENTITY mux21a IS
PORT (a,b:IN BIT;s:IN BIT;y:OUT BIT); END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
y<=a WHEN s='0' ELSE b;
END ARCHITECTURE one;
四选一数据选择器的VHDL描述：