第19卷，第2期Vol.19 $ N o.2电子与封装E L E C T R O N I C S & P A C K A G I N G总第190期2019年2月抗辐射高压SOI NMOS 器件的背栅效应研究李燕妃，朱少立，吴建伟，徐政，洪根深(中国电子科技集团公司第五十八研究所，江苏无锡214072)摘要：通过对高压SOINMOS 器件进行总剂量辐照试验发现，辐照后器件埋氧化层中引入了大量的氧化层陷阱电荷，使得器件背栅发生反型，在较高漏极工作电压下，漏极耗尽区与反型界面相连， 使得源漏发生穿通，导致器件漏电。
通过原理分析提出了增加顶层硅膜厚度的优化措施，证明在顶 层硅膜较薄的情况下，SOINMOS 器件容易发生总剂量辐照后背栅漏电，厚顶层硅器件特性受背栅辐照效应的影响则显著降低直至消失。
关键词：高压SOINM OS-背栅效应；总剂量；抗辐射加固中图分类号：TN 306文献标识码：A 文章编号i 1681-1070 (2019) 02-0038-04Research on Back-gate Effect in Radiation-hardened High-voltageSOI NMOS DeviceLI Yanfei , ZHU Shaoli , WU Jianwei , XU Zheng , HONG Genshen{China Electronics Technology Group Corporation No.5" Research Institute, Wuxi 214072, China)Abstract: In this paper , the TID radiation induces oxide-trapped charge of SOI device in buried oxide layer which leading to the back channel inversion . With high supply drain voltage , the depletion region of drain was connected the back-gate inversion region . By research of the principle#the thinner silicon layer the more , the phenomenon of back-gate leakage current appears more obvious .The device's characteristics were little affected of b ack-gate radiation effect , when the silicon layer was thick .Keywords: high-voltage SOI NMOS ; back-gate effect ; total ion dose ; radiation-hardenedi引言随着微电子技术的迅猛发展，星载雷达、航空测控、核弹、通讯卫星以及需有抵抗核爆环境能力的飞 机、地面系统等装备中都离不开抗辐射高压SOI 器 件。
绝缘体上桂(Silicon -On-Insulator ，SOI )技术以其独特的结构有地 体硅材料的不足，发硅集电技术的力，制造高速、低功耗、高集 和高集电的 技术[1-3]。
SOI 技术采取全介质隔离，彻底消除了 CMOS器件的，子面，具有极好的抗单粒子和瞬时辐照能力，使得SOI 芯片能在最的 射线环境， 空科研究中 M 。
，SOI中绝缘埋层的存在，高压器件受总 辐射的[7'中的正电荷，，背栅沟开启，器件发生漏电。
本文研究了抗辐射高压SOINMOS 器件总剂量 辐的，发SOI的 硅器件的，通 抗辐射技术，研制不硅的SOINMOS 器件，通总辐 ，不 硅器件电的影响。
收稿日期= 2018-11-23-38 -第19卷第2期李燕妃，朱少立，吴建伟，等：抗辐射高压SOI NMOS器件的背栅效应研究2抗辐射高压SOI NMOS器件总剂量辐照 效应本文设计的抗辐射SOI NMOS器件采用抗辐射 加固硅栅工艺和SOI技术，采用离子注入加固技术，击穿电压50 V。
器件的总剂量辐照实验采用60Co!射 线源进行，选取的剂量率为50 rad(Si)/s,总剂量点为 50 k rad(Si)、100 k rad(Si)、150 k rad(Si)。
辐照实验过程 中参考电路应用环境施加偏置条件，如表1所示,！&、!=、！>、！b o、！ub分别指器件的源极、漏极、多晶栅、体 接触和衬底上的电位。
辐照实验前后,SOI NMOS器件 测试在KEITHLEY4200半导体分析测试仪上进行，每次测试均在H0 min内完成。
表1总剂量辐照偏置条件(单位/V)偏置!?O!S U B1030000总剂量辐照前背栅电压对器件关态特性的影响如图1所示，衬底电位F sub分别偏置100 V、120 V、140V、160V、180V、200V。
由图1可以看出，背栅电 压F s@b<140 V时，器件内部几乎没有泄漏电流，背栅 电压140 V,漏极电压增加到8.0 V左右时，漏区 栅 ，器件 漏电。
当F s@b=140 V时，器件内部泄漏电流达到纳安量级，背栅电压继续增加，器件的泄漏电 ，加到180 V以上，泄漏电流几乎不变，此时漏电流达到微 量。
图1辐照前背栅加压对器件关态特性的影响图2所示为抗辐射SOI NMOS器件总剂量辐照 前后的击 线。
辐照前，器件的击电压在52 V ，器件部不存在泄漏电流。
总剂量辐照后器件 背栅 ，漏区加正电压时，漏区的耗尽栅界面处扩展，栅 时，漏 电压 栅 ,源漏源区与背栅 的电 漏 电压，而源 过 栅 漏 ,源漏漏电。
随着辐照剂量 50 k rad(Si)提高到150 k rad (Si),栅 ,电子 ,F==30 V时，器件的源漏穿通电流从0.2 nA增加到 98.3 nA,电 加了 2 量。
2可见,漏极电压超过8 V后,器件 漏电，漏极电压的继加，器件 子 ，最终导致器件发击。
图3所示为抗辐射SOI NMOS器件在150 rad(Si)总剂量辐照后，在体接触上偏置 电位 的关态特性曲线。
3 ，漏电压在8 V时,器件 漏电，过50 V后，电 用下器件发 击穿。
在150 k rad(Si)辐照后，器件的源漏电 100 nA水平，衬底偏置电压F bo的增加，器件内部的源漏 电 ，为负偏置电压 总剂量辐照导 的 栅 ,背栅反型。
体电压！?。
=-8 V时，器件 的泄漏电10 pA的量级。
由此，进 验，总剂量辐 照后的源漏 电 栅 。
图3器件辐照后不同衬偏下的关态特性情况3 原理分析如图4所示是抗辐射高压SOI NMOS器件在总 剂量辐照后漏电极加高压！=,器件内部的 和电荷分布。
器件基于SOI材料和深槽隔离技术，-39 -第19卷第2期电子与封装器件的NHV 漂移区主要用于承受器件的击穿电压。
器件的顶层硅膜厚度影响器件的抗总剂量辐照特性。
是总剂量辐照后背栅界面耗尽区与漏电极在正高 压情况下耗尽区中间的距离。
在总剂量辐照过程 中，在栅氧化层和埋氧化层BOX 内产生大量的电子- 空穴对，由于埋氧化层较厚，因此埋氧化层中产生的 电子-空穴对远远大于栅氧化层，在电场的作用下埋 氧化层中存在大量的氧化层陷阱电荷，呈正电性，从 而使得背栅界面发生耗尽反型，形 电 ：。
当器件漏电极 高压时，漏漂移区$HV 向顶层硅耗尽,耗尽区大与埋氧化层界面处的反型区相连，即为〇,在这一瞬间漏极电压被传背栅界面，由于漏区对，的耗尽区将通过栅界面耗尽区与漏相连，使得源漏穿 通，导致器件击穿电压降低，器件 正 作。
由前面的分析可见，抗辐射高压SOI NMOS 器件 设计与顶层硅膜厚度相，在器件设计时一方面要考 器件的常态特性， 面要器件的抗总剂量辐照在此于TCAD 软件硅膜厚度器件辐照后的特性仿真，图5(a )〜(c )是硅膜厚度、衬底电位加高压模拟辐照后埋氧层电荷积累时， 器件内部的耗尽区和电势分布情况。
由 5 ，随着硅膜厚度的增加,SOINMOS 器件的漏区耗尽区和 背栅界面耗尽区相连，那么在总剂量辐照情况下 漏区电 过背栅反型层强加于背栅和 区 间， 区耗尽区与漏区耗尽区 过背栅反型相连， 高压 作情况下发生 漏 间 漏 电。
当！si ；2.67xa !m 时,漏区耗尽区与背栅界面耗尽区之间距离！d (的度并未相连，因此 在总剂量辐照后，在高压作SOI 器件背栅界面发生反型，但源漏间不会产生漏电。
图4抗辐射高压SOI NMOS 器件总剂量效应原理示意图(a)rsi=a pm(b)rsi= 1.67xa pm(c)rs=2.67xa pm图5不同7V 情况下器件内部的耗尽区和电势分布情况4优化措施及效果根据前面的仿真结果，本文研制了 ！S i ；2.67xa !m的抗辐射SOI NMOS 器件。
如图6所示是SOI NMOS器件总剂量辐照后的击特性，由于ON 偏置和OBB 偏置结果一致，辐照后的击穿特性 由 6， 辐照 后器件的击 电压 发生变化，同时器件内部不存在 漏电。
由此，对于抗辐 SOI NMOS 器件，总剂量辐照对器件击特性影响较大，需要SOI的顶层硅膜。
-40-第19卷第2期李燕妃，朱少立，吴建伟，等：抗辐射高压SOI NMOS器件的背栅效应研究5结论本文简要分析了 SOINMOS器件总剂量辐照情 况下器件背栅效应的机理,并基于TCAD仿真软件模 拟分析了不同硅膜厚度下的背栅效应强弱。
采用抗辐 射技术和加固工艺研制了不同硅膜厚度的抗辐射SOI NMOS器件,在总剂量辐照情况下，当顶层硅膜较薄、漏电压超过8 V时，器件发生源漏穿通，随着辐照剂量 的增加，穿通电不加。
当顶层硅膜 厚度时，辐照剂量150 k rad(Si),抗辐射SOI NMOS器件 不发生漏电。
参考文献：[1] X W Han, L H Wu, Y Zhao, et al. A radiation hardened SOI based FPGA[J]. Journal of Semiconductors, 2011, 32(7): 075012.[2] 郭红霞,陈雨生，周辉.SOI器件电离辐射效应研究[C].上海:第五届全国SOI技术研讨会,2002.[3] J R Schwank, Ferlet-Cavrois V_ M R Shaneyfelt, et al. Radiation effects in SOI technologies：,]. IEEE Transactions on Nuclear Science, 2003, 50: 522.[4] Pickel J C. Single-event effects rate prediction [C]. IEEE Trans Nucl Sci, 1996, 43(2):483-495.[5] R Marec, P Calvel, M Melotte. Methodology to predict the SEE rate in Vertical MOSFET with Deep Charge Collection[C]. The QCA days conference, 2009.[6] D Peyre, Ch Binois, R Mangeret, F Bezerra, R Ecoffet. Fluence effect on SEE response of power MOSFET[C]. The QCA days conference, January 2009.[7] Y Huang, B H Li, X Zhao, et al. An effective method to compensate total ionizing dose-induced degradation on double-SOI structure [ J ] .IEEE Transactions on Nuclear Science, 2018, 65(8): 1532.[8] K Zhao, X Zhao, J T Gao, et al. DSOI FET-A novel TID tolerant SOI transistor[C]. IEEE International Conference on Solid-State and Integrated Circuit Technology, 2014:1-3.作者简介％李燕妃（1987—),女，福建福安人，硕士研究生，工艺集成工程师，现抗辐射电路工艺技术研究。
