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1+X集成电路理论习题库（附参考答案）一、单选题（共39题，每题1分，共39分）1.如果焊接面上有（），不能生成两种金属材料的合金层。
A、阻隔浸润的污垢B、氧化层C、没有充分融化的焊料D、以上都是正确答案：D2.激光打字在打标前需要调整（）的位置。
A、场镜和收料架B、场镜和光具座C、显示器和收料架D、光具座和显示器正确答案：B3.进行芯片检测工艺中的编带外观检查时，其步骤正确的是（）。
A、编带固定→固定卷盘→归纳放置→检查外观→编带回料B、归纳放置→固定卷盘→检查外观→编带回料→编带固定C、固定卷盘→归纳放置→检查外观→编带回料→编带固定D、检查外观→归纳放置→固定卷盘→编带回料→编带固定正确答案：B4.引线键合前一道工序是（）。
A、第二道光检B、晶圆切割C、芯片粘接D、晶圆清洗正确答案：C答案解析：晶圆贴膜→晶圆切割→晶圆清洗→第二道光检→芯片粘接→引线键合5.下列关于平移式分选机描述错误的是（）。
A、传送带将料架上层的料盘输送至待测区料盘放置的指定区域B、料盘输送到待测区的指定位置后，吸嘴从料盘上真空吸取芯片，然后转移至“中转站”C、等待芯片传输装置移动到“中转站”接收芯片并将芯片转移至测试区D、当待测区料盘上的芯片全部转移后，需要更换料盘，继续进行上料正确答案：A6.单晶硅生长完成后，需要进行质量检验，其中四探针法可以测量单晶硅的（）参数。
A、少数载流子寿命B、电阻率C、导电类型D、直径正确答案：B7.利用全自动探针台进行扎针测试时，关于上片的步骤，下列所述正确的是（）。
A、打开盖子→花篮放置→花篮下降→花篮到位→花篮固定→合上盖子B、打开盖子→花篮放置→花篮固定→花篮下降→花篮到位→合上盖子C、打开盖子→花篮放置→花篮下降→花篮固定→花篮到位→合上盖子D、打开盖子→花篮放置→花篮到位→花篮下降→花篮固定→合上盖子正确答案：B8.晶圆检测工艺中，在进行上片之前需要进行( )操作。
A、导片B、加温、扎针调试C、扎针测试D、打点正确答案：A答案解析：晶圆检测工艺流程：导片→上片→加温、扎针调试→扎针测试→打点→烘烤→外检→真空入库。
《集成电路设计基础1-5》复习题2022某某某某某某某某某某某某某某《集成电路设计基础》复习题（2006）某某某某某某某某某某某某某某某1．按原理、工艺、结构、实现方法、用途的不同，集成电路主要有哪些分类？全定制IC设计一般分哪几个步骤？2．双极型IC的制造工艺与平面管的制造工艺主要区别是什么？一个集成NPN管的四层三结结构是指什么？3．NPN管的有源PNP管寄生效应是怎样产生的？为消除集成NPN管的有源PNP管寄生效应，工艺和电路上主要措施是什么？4．计算二管、五管、ECL单元空载时的导通功耗和截止功耗。
ECL单元的功耗电阻参数计算。
5．什么是MOSIC的“场区寄生MOSFET”？其产生的条件和消除其影响的主要方法是什么？6．为降低NPN晶体管寄生集电极串联电阻RCS，在其版图和工艺设计上主要可采取那些相应措施？7．什么是CMOS电路“闸流”效应？分析在CMOSIC的测试应用过程中可采取哪些措施防止“闸流”效应的产生。
8．基区硼扩散电阻的计算公式（P53的3.3式），其最小条宽设计主要受那些因素制约？实际选取的原则是什么？能进行简单扩散电阻图形设计（特别是P54中介绍的PA,ma某与WR,ma某设计之间的关系），如：电阻值R=10k，方块电阻RS=100/□，允许最大耗散功率PA,ma某=10W/cm2，该电阻上的最大压降为2V，不考虑修正因素，设计一个基区扩散电阻条宽度W和长度L。
9．在双极和硅栅MOSIC中，实现（交叉）互连的技术和方法主要有哪些？10．单元IC的主要静态特性参数有哪几个？其动态特性参数和综合特性参数是什么？能针对反相器单元，给出其简单的定义和描述。
11．能定性地画出典型双极TTL单元、ECL单元线路图并分析其静态工作原理。
12．五管单元TTL与非门的电压传输特性曲线的线性区是如何形成的？其对器件的噪容特性有什么影响？13．在五管和六管单元TTL与非门的设计中，一般要求fT2>fT5，试从动态特性要求的角度加以解释。
1+X集成电路理论复习题与参考答案1、在集成电路中，将掩膜版上的图形位置及几何尺寸转移到光刻胶上的工艺是（）。
A、薄膜制备B、光刻C、刻蚀D、金属化答案：B在集成电路中，将掩膜版上的图形位置及几何尺寸转移到光刻胶上的工艺是光刻。
2、晶圆进行扎针测试时，完成晶圆信息的输入后，需要核对（）上的信息，确保三者的信息一致。
A、MAP图、探针台界面、晶圆测试随件单B、MAP图、测试机操作界面、晶圆测试随件单C、MAP图、软件版本、晶圆测试随件单D、MAP图、软件检测程序、晶圆测试随件单答案：B3、在制备完好的单晶衬底上，沿其原来晶向，生长一层厚度、导电类型、电阻率及晶格结构都符合要求的新单晶层，该薄膜制备方法是（）。
A、外延B、热氧化C、PVDD、CVD答案：A外延是在制备完好的单晶衬底上，沿其原来晶向，生长一层厚度、导电类型、电阻率及晶格结构都符合要求的新单晶层。
4、重力式外观检查是在( )环节之前进行的。
A、编带B、测试C、分选D、真空包装答案：D重力式分选机设备芯片检测工艺流程：上料→测试→分选→编带（SOP）→外观检查→真空包装。
5、使用化学机械抛光进行粗抛时,抛光区域温度- 般控制在()A、38~50°CB、20~50°CC、20~30°CD、20~38°C答案：A一般抛光区的温度控制在38~50°C (粗抛)和20~30°C (精抛)。
6、在版图设计过程中，N-MOS管的源极接（），漏极接（），P-MOS管的源极接（），漏极接（）。
A、地、高电位、电源、低电位B、地、高电位、GND、高电位C、地、高电位、GND、低电位D、电源、高电位、GND、低电位答案：C7、若遇到需要编带的芯片，在测试完成后的操作是( )。
A、测试B、上料C、编带D、外观检查答案：C转塔式分选机的操作步骤一般为：上料→测试→编带→外观检查→真空包装。
8、使用测编一体的转塔式分选设备进行芯片测试时，如果遇到需要编带的芯片，在测试完成后的操作是（）。
电科《集成电路原理》期末考试试卷一、填空题1.（1分） 年，第一次观测到了具有放大作用的晶体管。
2．（2分）摩尔定律是指 。
3.集成电路按工作原理来分可分为 、 、 。
4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。
5.（4分）MOSFET可以分为 、 、 、 四种基本类型。
6.（3分）影响MOSFET 阈值电压的因素有： 、 以及 。
7.（2分）在CMOS 反相器中，V in ，V out 分别作为PMOS 和NMOS 的 和 ； 作为PMOS 的源极和体端， 作为NMOS 的源极和体端。
8．（2分）CMOS 逻辑电路的功耗可以分为 和 。
9.（3分）下图的传输门阵列中5DD V V =,各管的阈值电压1T V V =，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y 1= V ，Y 2= V ，Y 3= V 。
DD 13210.（6分）写出下列电路输出信号的逻辑表达式：Y 1= ；Y 2= ；Y 3= 。
AB Y 1AB23二、画图题：（共12分）=+的电路图，要求使用的1．（6分）画出由静态CMOS电路实现逻辑关系Y ABD CDMOS管最少。
2.（6分）用动态电路级联实现逻辑功能Y ABC=,画出其相应的电路图。
三、简答题：（每小题5分，共20分）1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？3.简述静态CMOS 电路的优点。
4.简述动态电路的优点和存在的问题。
四、分析设计题：（共38分1.（12分）考虑标准0.13m μ CMOS 工艺下NMOS 管，宽长比为W/L=0.26/0.13m m μμ，栅氧厚度为2.6ox t nm =，室温下电子迁移率2220/n cm V s μ=，阈值电压T V =0.3V,计算 1.0GS V =V 、0.3DS V =V 和0.9V 时D I 的大小。
1+X集成电路理论练习题库及参考答案一、单选题（共39题，每题1分，共39分）1.进行芯片检测工艺中的编带外观检查时，其步骤正确的是（）。
A、检查外观→归纳放置→固定卷盘→编带回料→编带固定B、固定卷盘→归纳放置→检查外观→编带回料→编带固定C、编带固定→固定卷盘→归纳放置→检查外观→编带回料D、归纳放置→固定卷盘→检查外观→编带回料→编带固定正确答案：D2.（）是指按照一定的方式将杂质掺入到半导体等材料中，改变材料电学性质，达到形成半导体器件的目的。
A、光刻B、掺杂C、刻蚀D、金属化正确答案：B答案解析：掺杂是指按照一定的方式将杂质掺入到半导体等材料中，改变材料电学性质，达到形成半导体器件的目的。
3.打点过程中，在显微镜下看到有墨点偏大出现时需要进行的操作是：( )。
A、调节打点器的旋钮B、调节打点的步进C、更换墨管D、更换晶圆正确答案：C答案解析：出现墨点大小点等情况时需更换墨管。
4.选择集成电路的关键因素主要包括（）。
A、性能指标B、工作条件C、性价比D、以上都是正确答案：D5.平移式设备芯片检测工艺流程中，上料之后的环节是( )。
A、测试B、分选C、真空包装D、外观检查正确答案：A答案解析：平移式分选机设备芯片检测工艺的操作步骤一般为：上料→测试→分选→外观检查→真空包装。
6.（）分选工序依靠主转盘执行，上料后主转盘旋转，每转动一格，都会将产品送到各个工位，每个工位对应不同的作用，包括上料位、光检位、旋转纠姿位、功能测试位等，从而实现芯片的测试与分选。
A、重力式分选机B、平移式分选机C、真空螺旋分选机D、转塔式分选机正确答案：D7.下列有关平移式分选机描述错误的是（）。
A、平移式分选机是采用测压手臂下压的压测方式进行的B、通过入料梭移动将芯片从待测区“中转站”转移至测试区，等待测压手臂吸取芯片进行测试。
C、收料时，为了确保料盘能平稳地放入，需要将收料架上的料盘向下压紧D、测试机通过GPIB将测试结果反馈给分选机，在分选机的显示界面显示测试结果并记录正确答案：C8.封装工艺中，在晶圆切割后的光检中环节发现的不良废品，需要做（）处理。
招聘集成电路设计岗位笔试题与参考答案(某大型国企)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、集成电路设计中，关于CMOS反相器的描述，以下哪项是正确的？A. CMOS反相器具有低功耗特性，但速度较慢。
B. CMOS反相器具有高速度特性，但功耗较高。
C. CMOS反相器具有低功耗特性，且速度较快。
D. CMOS反相器具有高速度特性，但功耗较低。
2、在集成电路设计中，以下哪个因素对电路的性能有重要影响？A. 晶圆尺寸B. 制造工艺C. 电路规模D. 所有上述因素3、在集成电路设计中，以下哪个因素对电路性能的影响最大？A. 电源电压B. 地线宽度C. 电阻值D. 电容值4、在CMOS工艺中，以下哪种器件主要用于实现电流放大功能？B. NMOSC. 二极管D. 反相器5、（关于集成电路设计基础）以下关于集成电路设计的描述中，哪项是正确的？A. 集成电路设计完全依赖于自动化工具，无需人工干预。
B. 集成电路设计过程中，版图设计是第一步。
C. 集成电路设计主要关注电路的功能实现，而不考虑其物理实现。
D. 在集成电路设计中，功耗和性能同样重要，需要平衡考虑。
6、（关于数字集成电路设计）在数字集成电路设计中，关于时序分析，以下说法错误的是？A. 时序分析是确保电路在规定的时钟周期内正确工作的关键步骤。
B. 时序分析只关注组合逻辑部分，不涉及时序逻辑部分。
C. 时序分析包括建立时序和保持时序的分析。
D. 时序分析是确保芯片性能的重要手段之一。
7、在集成电路设计中，以下哪个因素对电路性能的影响最大？A. 电源电压B. 地址线宽度C. 数据总线宽度D. 输入输出接口8、在CMOS工艺中，以下哪个器件用于实现电流隔离？A. 晶体管C. 互斥开关D. 绝缘层9、下列哪个选项是集成电路设计中常用的EDA工具软件？A. AutoCADB. SolidWorksC. Altium DesignerD. MATLAB 10、在集成电路设计中，关于CMOS工艺的特点描述正确的是？A. CMOS工艺只能用于数字电路的设计B. CMOS工艺功耗大，不适合低功耗应用C. CMOS工艺可以同时实现数字与模拟电路的设计D. CMOS工艺不兼容其他集成工艺类型二、多项选择题（本大题有10小题，每小题4分，共40分）1、关于集成电路设计的基础知识中，下列哪些说法是正确的？（）选项：A. 集成电路设计主要涉及到模拟电路、数字电路和混合信号电路设计。
1. Please give out the general overview of the VLSI design hierarchy.1.请提供VLSI设计层次结构的一般概述。
图1.2书P22. Please give out the general VLSI design flow.2. 请给出一般的VLSI设计流程。
图1.3 p4书3. Consider the 2-input XOR function a b⊕. 2.6(a) Design an XOR gate using a 4:1 MUX.(b) Modify the circuit in (a) to produce a 2-input XNOR.(c) A full adder accepts inputs a, b, and c and calculates the sum bit ⊕⊕.Use your MUX-based gates to design a circuit with this a b coutput.4. An AOAI logic gate is described by the schematic in Figure 1. 2.12(a) Construct the nFET array using the logic diagram.(b) Apply bubble pushing to obtain the pFET logic. Use the diagram to construct the pFET array using the pFET rules.Figure 15. Use equations 1,()()n n n ox n G Tn WR C V V Lβμβ==-, for n R to find theunits of the electron mobility n μ. Then suppose that n μ=500 cm 2/V-sec and ()(3.30.7)G Tn V V V -=- is known.(a) Find the nFET resistance if W =10 μm, L =0.5 μm, and t o x =10 nm. (b) Find n R if the channel width is increased to a value of W =22 μm while the channel length remains the same. 3.116. Please calculate the midpoint voltage in VTC of NAND2.7.4?Figure 2 NAND2 logic circuit7. Consider a complex CMOS logic gate that implements the function:F a b c d e =⋅+⋅⋅. (a) Design the logic circuit. (b) An inverter with n p ββ=is used as a sizing reference. Find the device sizes in the gate if we choose to equalize the nFET and pFET resistances.7.118. Consider a process that has an oxide thickness of t o x=9.5 nm. The particle mobilities are given as μn=540 and 220 cm2/V-sec. An nFET and a pFET are made, both with W=12 μm, L=0.35 μm. Both have gate voltages of V G=3.3 V, while the threshold voltages are V Tn=0.65V and V Tp=-0.74 V. (a) Find the values of R n and R p for the two transistors.(b) Suppose that we want to keep the nFET the same size, but increase the width of the pFET to the point where R p=0.8 R n. Find the required width of the pFET.3.139. Consider the logic cascade shown in Figure 3. Use Logical Effort to find the relative size of each stage needed to minimize delay through the chain. Assume symmetric gates with r=2.5.8.8Figure 310. Please calculate the midpoint voltage in VTC of NOR2.Figure 4 NOR2 circuit11. P lease give out the output function and the CMOS circuit design of Figure 5.书p263 多米诺逻辑Figure 5F=a·b·c12. The logic chain in Figure 6 is constructed in a process with r=2.5. Determine the optimum sizing for each stage for the “highlighted” path indicated using the technique of Logical Effort. 8.9Figure 613. Write a Verilog description of the NAND latch in Figure 7. Includea time delay of 2 units for each NAND gate.10.3Figure 714. Construct the Verilog module for the logic network shown in Figure 8. Assume that the NOT gates have a time delay of 1 unit, while the AND2 gates have a delay of 2 units.10.4Figure 8。
2024年招聘集成电路设计岗位笔试题及解答(某世界500强集团)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、下列晶体管类型的半导体材料中，通常用于集成电路制造中的集电极，其来源最为广泛且成本较低的是？A. 氮化镓 (GaN)B. 硅 (Si)C. 锗 (Ge)D. 金刚石2、在集成电路设计行业中，总线宽度是指一次可以传输的信号数量。
下列总线的有效性排列中，哪一组是可以用在8位处理器的？A. 1位或4位总线B. 4位或8位总线C. 8位或16位总线D. 4位或16位总线3、下列哪种电路拓扑结构通常用于实现高增益放大器？A.மமமமமமமமமமB. 喜欢的肯定是什么？4、CMOS工艺中，为降低漏电流和提高开关速度，通常采用什么措施？A. 增加阈值电压B. 减少阈值电压C. 降低工作电压D. 提高工作电压5.在集成电路设计中，以下哪个因素对芯片的性能有最大影响？A. 电流大小B. 电压水平C. 晶体管尺寸D. 电阻值6.在设计集成电路时，以下哪种布局方法可以最小化信号传输延迟？A. 混合布局B. 紧凑布局C. 顺序布局D. 扇形布局7、数字选数字。
在模拟到数字转换电路中，使用最多的技术是（）。
A、反相放大器B、运算放大器C、二极管放大器D、集成运放放大器8、数字选数字。
双极型晶体管在半导体工艺中，通常使用（）掺杂技术。
A、P区掺杂B、N区掺杂C、平面掺杂D、表面掺杂9、设一款MMIC Amplifier电路的截止频率为10GHz，其放大倍数为20dB，则该放大器在1kHz处的增益 (以分贝为单位)A.约为20dBB.约为1.2dBC.约为0dBD.约为200dB 10、下列哪种晶体管的工作原理是基于电流的控制效果？A.MOSFETB.BJTTFETD.FinFET二、多项选择题（本大题有10小题，每小题4分，共40分）1.集成电路设计中，以下哪个因素对芯片性能影响最大？A. 电流大小B. 电压频率C. 电磁干扰D. 噪声大小2.在CMOS工艺中，以下哪种器件主要用于实现逻辑非功能？A. 二极管B. 晶体管C. 互连D. 电容3、集成电路设计中，每种不同类型的门电路都有其组成形式和特性方程，其中三态门（Out，tree）电路的特性方程，下述的英文表达准确的为：（） A） Out = (A!) B） Out = ( *mc*ai) C） Out = ( ) is not the right choice D）Out = 0并且向上false4、某一电路的表达式为 Out = ( * ),( ) 表示废物符号，关于此电路的描述正确的是哪些？( ) A）只要有一个输入为1，则 Out=1，其 Low电平比单输出 t 高B）当 A，B，C 三个输入都为 0 时， Out=0 C）若 C=0，无论输入为0,1均不产生 anything D）三种输入相等时，三种条件下的结果一样5、下列关于 CMOS 集成电路的描述，哪些是正确的？( )A. CMOS 电路采用互补型 MOSFET 作为开关元件B. CMOS 电路在高速工作时功耗较低C. CMOS 电路主要用于模拟信号处理D. CMOS 电路在静态功耗方面较低6、下列关于设计流程中布局規劃的描述，哪些是正确的？( )A. 布局规划直接影响到芯片的性能B. 布局规划需要考虑每一级线路的容量C. 布局规划主要关心电路的功能实现D. 布局规划阶段可以随意修改电路结构7、在数字电路设计中，以下哪些电压类型是常见的逻辑门电压（）。
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
集成电路设计复习题及解答绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7.IP的基本概念和IP分类8.什么是可综合RTL代码9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（SetupTime），试画图进行说明。
12.什么是触发器的保持时间（HoldTime），试画图进行说明。
13.什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？双极型PMOS单片集成电路NMOSMOS型CMOS按结构分类BiMOSBiMOS型BiCMOS厚膜混合集成电路混合集成电路薄膜混合集成电路SSIMSI集成电路LSI按规模分类VLSIULSIGSI组合逻辑电路数字电路时序逻辑电路线性电路按功能分类模拟电路非线性电路数字模拟混合电路按应用领域分类1．层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
从层次和域表示分层分级设计思想域：行为域：集成电路的功能结构域：集成电路的逻辑和电路组成物理域：集成电路掩膜版的几何特性和物理特性的具体实现层次：系统级、算法级、寄存器传输级(也称RTL级)、逻辑级与电路级2．什么是集成电路设计？集成电路设计流程，根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。
三个设计步骤：系统功能设计，逻辑和电路设计，版图设计3．模拟电路和数字电路设计各自的特点和流程A.数字电路：RTL级描述逻辑综合(Synopy,Ambit)逻辑网表逻辑模拟与验证，时序分析和优化难以综合的：人工设计后进行原理图输入，再进行逻辑模拟电路实现(包括满足电路性能要求的电路结构和元件参数)：调用单元库完成；没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。
由此可形成用户自己的单元库；单元库：一组单元电路的集合；经过优化设计、并通过设计规则检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最大的成品率。
单元库由厂家(Foundary)提供，也可由用户自行建立B.模拟电路：尚无良好的综合软件RTL级仿真通过后，根据设计经验进行电路设计原理图输入电路模拟与验证模拟单元库逻辑和电路设计的输出：网表（元件及其连接关系）或逻辑图、电路图。
软件支持：原理图软件、逻辑综合、逻辑模拟、电路模拟、时序分析等软件(EDA软件系统中已集成)。
4．集成电路设计方法分类全定制、半定制、PLD5．标准单元/门阵列的概念，优点/缺点，设计流程门阵列：（设计流程）概念：形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能采用母片半定制技术门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路不足：设计灵活性较低；门利用率低；芯片面积浪费;速度较低；功耗较大。
标准单元：（设计流程）一种库单元设计方法，属基于单元的布图方法需要全套掩膜版：定制方法概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。
SC方法特点：需要全套掩膜版，属于定制设计方法门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大较高的芯片利用率和连线布通率依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时适用于中批量或者小批量但是性能要求较高的芯片设计6．PLD设计方法的特点，FPGA/CPLD的概念概念：用户通过生产商提供的通用器件自行进行现场编程和制造，或者通过对与或矩阵进行掩膜编程，得到所需的专用集成电路编程方式：现场编程：采用熔断丝、电写入等方法对已制备好的PLD器件实现编程，不需要微电子工艺，利用相应的开发工具就可完成设计，有些PLD可多次擦除，易于系统和电路设计。
掩膜编程：通过设计掩膜版图来实现所需的电路功能，但由于可编程逻辑器件的规则结构，设计及验证比较容易实现。
PLD和FPGA设计方法的特点现场编程：功能、逻辑设计网表编程文件PLD器件硬件编程器编程软件掩膜编程：PLA版图自动生成系统，可以从网表直接得到掩膜版图设计周期短，设计效率高，有些可多次擦除，适合新产品开发FPGA与CPLD的区别：1、CPLDFPGA内部结构Product－termLook－upTable程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源－EAB，锁相环保密性可加密一般不能保密2、FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。
因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。
CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。
3、FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。
CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。
4、FPGA为细粒度结构，CPLD为粗粒度结构。
FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。
CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。
5、FPGA为非连续式布线，CPLD为连续式布线。
FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。
CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。
连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。
CPLD的延时较小。
7．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
门阵列设计方法：半定制标准单元设计方法：定制8．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？标准单元库：标准单元库中的单元是用人工优化设计的，力求达到最小的面积和最好的性能，完成设计规则检查和电学验证描述电路单元在不同层级的属性的一组数据逻辑符号（L）：单元名称与符号、I/O端：用于逻辑图功能描述电路结构、电学指标拓扑版图（O）：拓扑单元名、单元宽度高度、I/O位置及名称掩膜版图（A）不同设计阶段调用不同描述9．集成电路的可测性设计是指什么？可测性设计是在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求可控制：从输入端将芯片内部逻辑电路置于指定状态可观察：直接或间接地从外部观察内部电路的状态SOC设计复习题1.什么是SoC？包括一个或多个计算“引擎”（微处理器/微控制器/数字信号处理器）、至少十万门的逻辑和相当数量的存储器。
2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点一个完整的SoC设计包括系统结构设计（也称为架构设计），软件结构设计和ASIC设计（硬件设计）。
（不太确定）4.SoC设计与传统的ASIC设计最大的不同是什么？A．SoC设计更需要了解整个系统的应用，定义出合理的芯片架构，使得软硬件配合达到系统最佳工作状态。
因而，软硬件协同设计被越来越多地采用。
B．SoC设计是以IP复用或更大的平台复用为基础的。
因而，基于IP 复用的设计是硬件实现的特点。
5.什么是软硬件协同设计？软硬件协同设计指的是软硬件的设计同步进行，在系统的初始阶段，两者就紧密相连。
（下面这种描述方法是从百度上来的）软硬件协同设计是指对系统中的软硬件部分使用统一的描述和工具进行集成开发,可完成全系统的设计验证并跨越软硬件界面进行系统优化。
6.常用的可测性设计方法有哪些？内部扫描测试设计，自动测试矢量生成，存储器内建自测试，边界扫描测试7.IP的基本概念和IP分类IP是知识产权的意思，指一种事先定义，经验证可以重复使用的，能完成某些功能的组块，在集成电路行业里，IP通常是指硅知识产权（SiliconIntellectualProperty），即IP核。
依设计流程区分：软核、硬核、固核依差异化程度来区分：基础IP、标准IP、明星IP8.什么是可综合RTL代码输入为可综合的RTL代码、约束条件和单元库（即工艺库），输出的是门级网表。
（不知道是不是这么回答）9.什么是同步电路，什么是异步电路，各有什么特点？同步电路，即电路中的所有受时钟控制的单元，如触发器（FlipFlop）或寄存器（Regiter），全部由一个统一的全局时钟控制。
