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Chapter1绪论1、细胞（cell）：细胞是由膜包围着含有细胞核（或拟核）的原生质所组成，是生物体结构和功能的基本单位，也是生命活动的基本单体。
2、细胞生物学（cell biology）：是研究和揭示细胞基本生命活动规律的学科，它从显微、亚显微及分子水平上研究细胞结构与功能，细胞增殖、分化、代谢、运动、衰老、死亡，以及细胞信号转导，细胞基因表达与调控，细胞起源与进化等重大生命过程。
3、细胞工程（Cell Engineering）：以细胞为研究对象，运用细胞生物学、分子生物学等学科的原理和方法，按照人们的意志设计改造细胞的某些性状，从而培育出新的生物改良品种或通过细胞培养获得自然界中难以获得的珍贵产品的新兴生物技术。
Chapter2细胞的统一性与多样性1、原核细胞（prokaryotic cell）：没有明显可见的细胞核，同时也没有核膜和核仁，一般只有拟核。
2、真核细胞（eucaryotic cell）：是组成真核生物的细胞，具有典型的细胞结构，有明显可见的细胞核、核膜和核仁和核基质。
3、中膜体（mesosome）：中膜体又称间体或质膜体，是细菌细胞质膜向细胞质内陷折皱形成的，每个细胞有一个或数个；其中含有细胞色素和琥珀酸脱氢酶等呼吸酶；具有类似线粒体的作用，故称为拟线粒体。
4、细胞器（organelle）：存在于细胞中，用光镜、电镜或其他工具能够分辨出的，具有一定特点并执行特定机能的结构。
Chapter3细胞生物学研究方法1、分辨率（resolution）：是指能清楚的区分开两个质点间的最小距离。
2、显微结构（microscopic structure）：光镜下所见到的物体结构。
3、超微结构（ultrastructure）又称为亚显微结构（microscopic structure）：是在光学显微镜下观察不到而只能在电子显微镜下观察的结构。
Chapter4细胞质膜1、血影（Ghost）：将红细胞放入低渗溶液中，质膜破裂，同时释放出血红蛋白和其他可溶性蛋白，这时红细胞膜的仍然可以重新封闭起来，此时的红细胞被称为血影。
急诊医学总结Chapter1绪论1.急诊医学：是一门临床医学专业，其主要任务：对不可预测的急危病（症）、创伤，以及患者自认为患病初步评估判断、急诊处理、治疗和预防，或对人为及环境伤害给予迅速的内、外科及精神心理救助2.急救：表示抢救生命，改善病况和预防并发病时采取的紧急医疗救护措施。
是紧急地或急速地为急性病人或伤病员诊查、察看和诊断他的病与伤及应急的处理。
3.急诊医疗体系：包括院前急救，医院急诊科急救和各监护或强化医疗病室（1）院前抢救（2）医院急诊（3）危重病监护Chapter2心肺脑复苏1.基本概念（1）心跳骤停/心脏骤停（Cardiac arrest）：各种原因引起的心脏射血功能突然终止即为心跳骤停，其中心脏自身病变以冠心病最为多见。
（2）猝死（Sudden death）：指平时看来健康者或病情稳定的病人，突然意外的自然死亡。
不包括各种人为因素如创伤、自杀、他杀、手术及麻醉等意外所致。
心脏性猝死指未能预料的于突发心脏症状1小时内发生的心脏原因死亡。
（3）临床死亡:自主呼吸和循环停止，大脑活动暂时停止，处于死亡的早期，但尚未到不可逆的阶段（一般情况心跳停止4～6分钟内），及时正确地进行CPR，脑及其它脏器功能可望恢复到心跳呼吸停止前的水平（4）生物学死亡:临床死亡期未行CPR或CPR失败，机体所有组织相继死亡，并发生组织自溶（5）脑死亡：为全脑功能的不可逆停止和神经坏死。
临床表现为无自主呼吸，无任何意识及反射活动，全身肌肉无张力，仅靠升压药物维持循环，无任何脑电活动。
（6）社会死亡：指CPR成功而脑复苏不完全，处于昏迷状态，脑的某些低级功能和反射活动存在，成为植物人（7）心肺复苏/心肺脑复苏（CPR/CPCR）：CPR是指对心脏骤停/猝死的急救过程，是抢救生命最基本的医疗技术和方法。
包括开放气道、人工通气、胸外按压、电除颤纠正VF/VT，及药物治疗等。
又称心肺脑复苏/CPCR （8）心脏骤停的时间：发生心脏骤停的即刻至抢救开始之前的时间为心脏骤停的时间。
CMOS集成电路版图--概念、方法与工具邓军勇djy@029-********内容CMOS集成电路版图版图工程师的职责授课安排课程安排实验安排上课版图工程师的职责CMOS集成电路版图通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。
反向分析版图设计foundry的版图单元库根据实际项目要求设计电路版图CMOS集成电路版图CMOS集成电路版图CMOS集成电路版图topCMOS集成电路版图CMOS集成电路版图数字IC设计的简单流程侧重版图Logic DesignLogic SynthesisFloorplanPlace & RouteGDSII DRC + LVS FINAL GDSII Digital Cell Libraries Timing CheckTiming CheckNetlistCMOS集成电路版图逻辑综合使用的单元库library ( smic18_tt ) {delay_model : table_lookup ;in_place_swap_mode : match_footprint ; time_unit : "1ns" ;voltage_unit : "1V" ;current_unit : "1uA" ;pulling_resistance_unit : "1kohm" ; leakage_power_unit : "1nW" ; capacitive_load_unit ( 1,pf ) ;nom_process : 1 ;nom_voltage : 1.8 ;nom_temperature : 25 ;……cell ( AND2HD1X ) {area : 13.306 ;cell_leakage_power : 0.0512749 ;cell_footprint : and2 ;pin ( A ) {direction : input ;capacitance : 0.00304538 ;rise_capacitance : 0.00294971 ;fall_capacitance : 0.00304538 ; }pin ( B ) { direction : input ; capacitance : 0.00325375 ; rise_capacitance : 0.00320935 ; fall_capacitance :0.00325375 ; }pin ( Z ) { direction : output ; capacitance : 0 ;rise_capacitance : 0 ;fall_capacitance : 0 ;max_capacitance : 0.339106 ; function : "A&B" ;timing ( ) {related_pin : "A" ; timing_sense :positive_unate ; cell_rise( delay_template_6x6 ) { Index_1 ( "0.001, 0.02, 0.14, 0.3, 0.4, 0.6" ) ; index_2 ( "0.035081, 0.070236, 0.5616, 1.20947,1.61987,2.44" ) ;values ( \"0.076805, 0.081402, 0.106231, 0.0976,0.090606, 0.059221", \"0.143982,0.146638, 0.175056, 0.174726, 0.16746, 0.143956", \}详细内容逻辑设计CMOS集成电路版图module top_v3 (rst_n, cs_n, clk, cpu_wr, cpu_rd, cpu_addr, datain, dataout);input rst_n, clk, cpu_wr, cpu_rd, cs_n;input [2:0]cpu_addr;input [31:0] datain;output [31:0] dataout;//-------------------------------存储器接口wire sel_x, sel_y, sel_m, sel_c, sel_s,sel_clr;reg [31:0] dataout;reg clr_oe;assign sel_x= (cpu_addr==3'b000) & !cs_n; //xalways @ (posedge cpu_wr or negedge rst_start)beginif(!rst_start)start<=1'h0;else if(sel_c)start<= datain[7]; // startends_register_new s(.datain(mm_out),.dataout(s_out),.rst_n(rst_n),.en_wr(ctro1),.cpu_rd(cpu_rd),.clk(clk),.out_enb(out_enb),//del clr_n.syn_start(syn_start),.sel_s(sel_s),.clr_oe(clr_oe)); //starendmodule网表片段CMOS集成电路版图module body ( ai, bi, ci, si, ctri, ao, bo, co, so, ctro, rst_n, clk, mi, ssi, mo, sso );input ai, bi, ci, si, ctri, rst_n, clk, mi, ssi;output ao, bo, co, so, ctro, mo, sso;MX2X1 U14 ( .S0(ctro), .B(n34), .A(n23), .Y(n30) );OAI21X1 U15 ( .A0(ssi), .A1(n19), .B0(n32), .Y(n31) );OAI21X1 U16 ( .A0(n20), .A1(n22), .B0(n24), .Y(n27) );……AOI21X1 U21 ( .A0(n30), .A1(n31), .B0(n21), .Y(fas) );NAND2X1 U23 ( .A(n20), .B(n22), .Y(n24) );……AOI21X1 U26 ( .A0(n27), .A1(n28), .B0(n35), .Y(fas1) );CLKINVX4 U27 ( .A(ci), .Y(n28) );……DFFRX1 multi_body1_ao_reg ( .D(multi_body1_ao1), .CK(clk), .RN(rst_n), .Q(ao) );……AND2X2 U28 ( .A(sub_body1_mux1), .B(mi), .Y(n19) ); );endmodule详细内容CMOS集成电路版图CMOS集成电路版图版图设计过程CMOS集成电路版图布图规划Floorplan功能块布局门的分组模块级的连接关系使用飞线时序检查CMOS集成电路版图功能块布局FPU MPU RAM ROMHierarchical Gravity CMOS集成电路版图CMOS 集成电路版图使用飞线（鼠窝）34123412CMOS集成电路版图模块级的连接关系FPU MPU RAM ROMCMOS 集成电路版图Design PlannigtdfCMOS集成电路版图FloorplanCMOS集成电路版图Power plan时序检查CMOS集成电路版图Logic DesignTiming CheckLogic SynthesisFloorplan布局CMOS 集成电路版图布局时序驱动版图设计I/O驱动器CMOS集成电路版图Placement时钟树的综合CMOS集成电路版图CMOS集成电路版图CMOS集成电路版图布线CMOS集成电路版图布线供电网络时钟网络其他的关键网络手工参与CMOS集成电路版图Route验证CMOS集成电路版图设计验证——完成高层次版图物理验证DRC和LVSCMOS 集成电路版图版图工程师应掌握的知识电路设计的基础知识集成电路制造工艺对空间和版图规划拥有直觉和想象能力熟练使用EDA 工具仿真工具SPICE/NC/VCS/QuestaSimTanner 系列或Virtuoso Family 或SpringSoft Laker 或ICC ，相关的验证工具RETURN 1. HSpice Avanti/Metasoft Mainframe & workstation 2. PSpice Microsim PC 3. Is-Spice Intusoft PC 4. SBT-Spice Silicon workstation 5. IG-Spice AB PC 6. I-Spice NCSS PC 7. Hsim Nassda PC&Workstation 8 Lexsim Nassda PC&Workstation 9. Star-Hspice Avant! PC&Workstation 10. Star-Sim Avant! PC&Workstation 11. Spectre Cadence Workstation 12.SmartSpice 、支持混合仿真的Smash 13.Nanospice 14.T-spice of Tanner 15.superspice of ansoftCMOS集成电路版图课程安排CMOS 集成电路版图教材与参考书CMOS集成电路版图——概念、方法与工具【加】Dan Clein 著邓红辉等译集成电路掩膜设计Christopher Saint / Judy Saint 著集成电路版图基础Christopher Saint / Judy Saint 著数字集成电路物理设计陈春章艾霞王国雄编著RETURN第一章绪论CMOS集成电路版图1.1 专业历史1.2 什么是版图设计1.3 IC设计流程1.1 专业历史CMOS 集成电路版图最初，IC版图设计是在一种称为Malyer的特殊纸张上绘制的，耗时费力，同时掩膜对精确性要求很高。
第一个平台是CALMA公司定制的，大型计算机，针对PCB和IC 的专用软件。
