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【VIP专享】FPGA芯片介绍

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Arria II GX FPGA 器件高无忌2012511009 Arria®II 器件系列专为易操作性而设计。

经过成本优化的40-nm 器件系列体系结构具有低功耗、可编程逻辑引擎、以及一体化的收发器和I/O 等特性。

像PhyscialInterface for PCIExpress®(PCIe®)、Ethernet 和DDR3 存储器这样的公共接口在您的设计中可以很容易地通过Quartus®II 软件、SOPC Builder 设计软件以及Altera 所提供的多种硬/ 软知识产权(IP) 解决方案来实现。

对于要求收发器运行在高达6.375 Gbps 的应用程序设计而言，Arria II GX FPGA 器件系列能够使设计变得更快更容易。

Arria II GX FPGA 器件特性Arria II GX FPGA 器件的关键特性如下：■40-nm 低功耗FPGA 引擎■自适应逻辑模块(ALM) 实现了业界最高的逻辑效率■八输入分段查找表(LUT)■存储器逻辑阵列模块(MLAB)，用于小型FIFO 的有效实现■高达550 MHz 的高性能数字信号处理(DSP)■可配置成9 x 9 位、12 x 12 位、18 x 18 位和36 x 36 位全精度乘法器，以及18 x 36 位高精度乘法器■硬编码的加法器、减法器、累加器和求和功能■通过Altera 的MATLAB 和DSP Builder 软件实现的完全集成的设计流程■最大系统带宽■多达24个基于全双工时钟数据恢复(CDR)的收发器，支持600 Mbps到6.375 Gbps的数据速率■专用电路，支持用于常用串行协议的物理层功能，这些串行协议包括：PCIeGen1 与PCIe Gen2、Gbps Ethernet、Serial RapidIO®(SRIO)、通用公共无线电接口(CPRI)、OBSAI、SD/HD/3G/ASI 串行数字接口(SDI), XAUI 和ReducedXAUI(RXAUI)、HiGig/HiGig+、SATA/ 串行附加SCSI(SAS)、GPON、SerialLite II、光纤通道、SONET/SDH、Interlaken、串行数据转换器(JESD204) 和SFI-5。

■采用嵌入式硬核IP模块的完整PIPE协议解决方案，嵌入式硬核IP模块提供了物理层和介质存取控制(PHY/MAC) 层，数据链路层和传输层功能性■针对高带宽系统接口进行的优化■多达726个用户I/O管脚分布在支持多种单端和差分I/O标准的多达20个模块化的I/O bank 中■高速LVDS I/O 支持，具有串化器/ 解串器(SERDES) 和运行在150 Mbps 到1.25 Gbps 数据速率上的动态相位对齐(DPA) 电路■低功耗■体系结构的功耗降低技术■100 mW @ 3.125 Gbps 的物理介质附加子层(PMA) 的典型功耗■集成到Quartus II 开发软件的功耗优化■高级实用性和安全特性■并行和串行配置选项■带有单端I/O 自动校准功能的片上串行(R S) 和片上并行(R T) 匹配电阻，和用于差分I/O 的片上差分(R D) 匹配电阻■256-bit 高级加密标准(AES) 编程文件加密，通过易失性和非易失性密钥存储选项实现设计安全特性■针对处理、串行协议和存储器接口的可靠IP 技术策略■低成本，易于操作的开发套件，具有高速中间连接器(HSMC) 的特性■高达1152 Mbps 数据速率的仿LVDS 输出支持Arria II GX FPGA 器件体系结构Arria II GX FPGA 器件含有用户定义的特性，针对成本敏感的应用作优化，并提供了多种密度、储存器、嵌入式乘法器、I/O 以及封装选项。

Arria II GX FPGA 器件支持外部存储器接口，以及在无线、有线、广播、计算机、存储和军事方面所要求的I/O 协议。

Arria II GX FPGA 器件从Stratix®IV 器件系列中继承了8 输入ALM, M9K 和M144K 嵌入式RAM 模块，以及高性能DSP 模块，并内嵌一个成本优化的I/O 单元和一个针对6.375 Gbps 数据速率而优化的收发器。

高速收发器特性每个Arria II GX FPGA GX 器件集成了多达16 个收发器，而每个Arria II GX FPGA GZ 器件集成了多达24 个收发器，并针对成本和功耗对收发器模块进行了优化。

Arria II GX FPGA 收发器支持下面的特性：■可配置的预加重和均衡，可调整的输出差分电压■灵活易配置的收发器数据通路，以实现专用协议■信号完整性特性■补偿码间干扰(ISI) 的可编程发送器预加重■用户控制的接收器均衡，具有高达7 dB(Arria II GX FPGA GX) 和16 dB(Arria II GX FPGA GZ) 高频增益■用于发送器和接收器PLL 电荷泵和电压控制振荡器(VCO) 的晶片内电源稳压器，以实现优越的抗噪性■用于发送器和接收器片上匹配(OCT) 电阻的校准电路■诊断功能■从发送串化器到接收器CDR的串行回环，以实现收发器物理编码子层(PCS)和PMA诊断■从发送器PCS 到接收器PCS 的并行回环，内置自测试(BIST) 码型生成器和验证器■pre- 和post-CDR 到发送缓冲器的反向串行回环■PCIe 硬核IP 模块具有主回环和从回环性能■对协议功能的支持，例如：SONET/SDH 配置中的MSB-to-LSB 传输和PCIe 配置中的扩频时钟逻辑阵列模块和自适应逻辑模块■逻辑阵列模块(LAB) 由10 个ALM、进位链、共享的算术链、LAB 控制信号、本地互联和寄存器链连接线组成■ALM 将传统的四输入LUT 体系结构扩展到8 输入LUT 体系结构，通过减少逻辑单元(LE)、逻辑电平和相关布线来提高性能■LAB 有一个派生名称MLAB,MLAB 在LAB 的基础上增加了SRAM 存储器功能■MLAB 和LAB 模块总是成对出现，支持处理高达50% 的逻辑(LAB)，以用于存储器(MLAB)嵌入式存储器模块■MLAB、M9K 和M144K 嵌入式储存器模块提供了高达20,836 Kbit 的片内储存器，能够实现540-MHz 的性能。

嵌入式储存器结构由若干列的嵌入式存储器模块组成，您能够将其作为RAM, FIFO 缓冲器和ROM 来进行配置。

■针对某些应用所进行的优化，例如：高通量数据包处理，实现视频处理功能的高清晰(HD) 线缓冲器，以及嵌入式处理器程序和数据储存。

■Quartus®II软件支持MLAB、M9K和M144存储器模块的使用，通过使用专用的宏功能向导来例化存储器，或者直接从VHDL 或者Verilog 源代码来实现存储器。

I/O 特性■包含多达20 个模块化的I/O bank■所有的I/O bank 均支持表 1–8 中所列出的多种单端和差分I/O 标准■支持可编程总线保持，可编程弱上拉电阻和可编程斜率控制■对于Arria II GX FPGA 器件，通过表 1–9 列出的I/O bank 上的OCT 校准模块，对OCT 或者驱动阻抗匹配进行校准，从而实现单端I/O 标准。

■Arria II GX FPGA GX 器件在Bank 3C 和8C 上有专用的配置bank，支持采用1.8、2.5、3.0 和3.3 V 配置方案的专用配置管脚和某些两用管脚。

对于Arria II GX FPGA GZ 器件，专用配置管脚位于Bank 1A 和Bank 1C。

然而，这些不是专用配置bank ；因此，用户I/O 管脚在Bank 1A 和Bank 1C 中可用。

■每个I/O bank上的专用VCCIO、VREF和VCCPD管脚均支持参考电压I/O标准。

每个I/Obank 均能够运行在独立的V CCIO、V REF 和V CCPD 电平上。

高速LVDS I/O 和DPA■专用电路，实现150 Mbps 到1.25 Gbps 数据速率的LVDS 接口■R D OCT，实现高速LVDS 接口连接■接收器中的DPA 电路和soft-CDR 电路自动对源同步接口中的channel-to-channel 和channel-to-clock 偏斜提供补偿，并支持具有运行1.25 Gbps 数据速率的嵌入式时钟的异步串行接口的实现(SGMII 和GbE)■仿LVDS 输出缓冲器使用两个单端输出缓冲器以及外部电阻网络，支持LVDS、 mini-LVDS、BLVDS( 仅适用于Arria II GX FPGA GZ 器件) 和RSDS 标准。

Arria II GX FPGA 器件中的I/O 特性I/O 结构在Arria II GX FPGA 器件中的I/O 单元(IOE) 包含双向I/O 缓冲器和I/O 寄存器，来支持一个完全嵌入式的双向单倍数据速率(SDR) 或2 倍数据速率(DDR) 的传送。

IOE 位于Arria II GX FPGA 器件外设周围的I/O 模块。

每行列I/O 模块均有多达4 个IOE。

行IOE 驱动行、列或直接链接互联。

列IOE 驱动列互联。

Arria II GX FPGA 双向IOE 支持以下特性：■可编程输入延迟■可编程输出电流强度■可编程摆率■可编程总线保持■可编程上拉电阻■可编程输出延迟■开漏输出■R S OCT■R D OCT■对于Arria II GX FPGA GZ 器件的R T OCT■对于Arria II GX FPGA GZ 器件的动态OCT■PCI 钳位二极管I/O 寄存器由用于处理管脚至内核的数据的输入路径、用于处理内核至管脚的数据的输出路径和用于处理OE 信号至输出缓冲的输出使能路径组成。

这些寄存器实现更快的源同步(source-synchronous) 寄存器到寄存器(register-to-register) 的传输和重同步。

您可以旁路每个输出模块和输出使能路径。

图6-3 和图6-4 显示了Arria II GX FPGA IOE 的结构。

I/O 接口Arria II GX FPGA I/O 缓冲器支持3.3- V I/O 标准。

可以将它们用作设计中的发射器或接收器。

当Arria II GX FPGA GX 器件的V CCIO 电压由3.3 V 或3.0 V 供电，或Arria II GX FPGA GZ 器件仅由3.0 V 供电时，输出高电压(V OH)、输出低电压(V OL)、输入高电压(V IH) 和输入低电压(V IL) 电平，满足由带有裕量的EIA/JEDEC 标准JESD8- B 定义的3.3- V I/O 标准规格。

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fpga 芯片

fpga 芯片

fpga 芯片FPGA（Field-Programmable Gate Array）是一种可重新配置逻辑芯片，具有广泛的应用领域，包括计算机硬件加速、通信设备、数字信号处理、工业控制和人工智能等。

本文将以1000字向您介绍FPGA芯片。

FPGA是一种可编程逻辑器件，可以在硬件级别实现各种不同的数字电路功能。

与传统的ASIC（Application-Specific Integrated Circuit）相比，FPGA可以通过重新编程来实现不同的功能，而ASIC则需要重新设计和制造。

这使得FPGA成为一种非常灵活和可定制的芯片。

FPGA芯片由大量的逻辑单元（Lookup Tables）和可编程连线组成。

逻辑单元可以实现基本的逻辑功能，而可编程连线可以将不同的逻辑单元连接在一起。

这种可编程性使得FPGA可以实现复杂的数字电路功能，如乘法器、加法器、存储器和状态机等。

FPGA芯片通常由三个主要部分组成：配置存储器、可编程逻辑单元和输入/输出接口。

配置存储器用于存储设计人员编写的逻辑电路的配置信息，而可编程逻辑单元则执行这些逻辑电路。

输入/输出接口用于与外部设备进行通信。

FPGA芯片的优点之一是其高度的可并行性。

由于可以同时执行多个逻辑功能，FPGA芯片可以实现并行计算，从而提高处理速度。

这使得FPGA在需要高性能计算的应用中非常有用，如密码学、图像和音频处理以及人工智能。

FPGA还具有很高的灵活性和可定制性。

设计人员可以通过编程来实现所需的功能，并根据需求进行修改。

这种灵活性使得FPGA芯片非常适合快速原型设计和研发过程中的迭代。

此外，由于可以通过软件编程来配置FPGA芯片，所以它也可以在产品发布之前进行修改和优化。

然而，与ASIC相比，FPGA芯片的性能通常较低。

ASIC芯片通常是为特定应用进行优化设计的，因此在某些特定任务上具有更高的性能和功率效率。

此外，FPGA芯片通常比ASIC芯片更昂贵。

总结来说，FPGA芯片是一种灵活且可定制的可重新配置逻辑芯片。

FPGA简介

FPGA简介

四是ＦＰＧＡ的集成度比ＣＰＬＤ高,具有更复杂的布线结构和逻辑实现。
五是ＣＰＬＤ比ＦＰＧＡ使用起来更方便。ＣＰＬＤ的编程采用Ｅ2ＰＲＯＭ或ＦＡＳＴＦＬＡＳＨ技术,无需外部存储器芯片,使用简单。而ＦＰＧＡ的编程信息需存放在外部存储器上,使用方法复杂。
六是ＰＬＤ的速度比ＦＰＧＡ快,并且具有较大的时间可预测性。这是由于ＦＰＧＡ是门级编程,并且ＣＬＢ之间采用分布式互联,而ＣＰＬＤ是逻辑块级编程,并且其逻辑块之间的互联是集总式的。
八是ＣＰＬＤ保密性好,ＦＰＧＡ保密性差。
九是一般情况下,ＣＰＬＤ的功耗要比ＦＰＧＡ大,且集成度越高越明显
三、FPGA与ASIC、CPLD
1、FPGA和ASIC的比较
ASIC是英文的Application Specific Integrated Circuits缩写，即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。目前用CPLD（复杂可编程逻辑器件）和FPGA（现场可编程逻辑阵列）来进行ASIC设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫描技术，但两者在集成度、速度以及编程方式上具有各自的特点。ASIC的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可*性提高、性能提高、保密性增强、成本降低等优点。
一、FPGA简介
FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑PAL(Programmable Array Logic)、门阵列逻辑GAL(Gate Array Logic)、可编程逻辑器件PLD(Programmable Logic Device)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC（Application Specific Integrated Circuit）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件的功能，上至高性能CPU,下至简单的74系列电路，都可以用FPGA来实现。FPGA如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA的在线修改能力，随时修改设计而不必改动硬件电路。使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可*性。PLD的这些优点使得PLD技术在90年代以后得到飞速的发展，同时也大大推动了电子设计自动化EDA（Electronic Design Automatic）软件和硬件描述语言VHDL(Very-High-Speed Integrated Circuit Hardware Description)的进步。
FPGA芯片行业深度研究：新领域打开新空间,产品力提升加速国产化精选版

FPGA芯片行业深度研究：新领域打开新空间,产品力提升加速国产化精选版

（：中信建投）一、FPGA芯片简介与技术要点FPGA芯片简介逻辑器件（数字芯片）可以大致分为标准器件和定制芯片两类，一般越偏向定制，逻辑器件的性能（速度）、集成度（门数）和设计自由度等方面越有优势，但设计、制造相关的开发费用越高，从下单到出货的周转时间也越长。

其中，标准器件中有一类逻辑器件被称为可编程逻辑器件（Programmable Logic Device，PLD），FPGA是PLD的一种，其比以往（狭义）的PLD设计自由度更高，并有近似于门阵列的构造，故被命名为FPGA（ Field-Programmable Gate Array，现场可编程门阵列）。

FPGA最早由Xilinx于1985年推出首款产品，目前其制造工艺已经达到7nm。

FPGA芯片原理与组成FPGA由可编程的逻辑单元（Logic Cell，LC）、和外部进行信号交互的输入输出单元（Input Output Block，IO）、连接前两种元素的开关连线阵列（Switch Box，SB）三个部分构成。

FPGA的逻辑单元通过数据查找表（look-up table，LUT）中存放的二进制数据来实现不同的电路功能。

LUT本质上是一种静态随机存取存储器（SRAM），其大小由输入端的信号数量决定，常用的查找表电路是四输入查找表（LUT4）、五输入查找表（LUT5）和六输入查找表（LUT6）。

查找表输入端越多，可实现逻辑电路越复杂，因此逻辑容量越大。

由布尔代数理论可知，对于一个n输入的逻辑运算，不论是何种门运算，最多只有2 n种结果，因此若事先将相应结果存放于存储单元，则相当于实现了逻辑电路功能。

一般k输入的查找表由 2 k个SRAM单元和一个2 k输入的数据选择器组成。

查找表的输入就是内存表的地址信号，输出就是该地址所选字的1位数据。

k输入的查找表可以实现2 2 k种逻辑函数。

FPGA通过烧写文件配置查找表的内容，从而在相同的电路下实现不同的逻辑功能。

fpga成份

fpga成份

fpga成份FPGA（Field-Programmable Gate Array）即现场可编程门阵列，是一种高度灵活可编程的集成电路芯片。

与传统的固定功能集成电路相比，FPGA具有可通过编程方式重新配置的能力，可以根据需要改变其内部电路结构和功能。

本文将探讨FPGA的组成部分，介绍其内部架构和工作原理。

一、FPGA的内部架构FPGA由多个可编程逻辑块（PLBs，Programmable Logic Blocks）、可编程互连资源（PIPs，Programmable Interconnect Points）、输入/输出模块（IOBs，Input/Output Blocks）和时钟管理单元（Clock Management Units）等组成。

1. 可编程逻辑块（PLBs）可编程逻辑块是FPGA的核心组成部分，通常由查找表（Look-Up Tables，LUTs）、触发器（Flip-Flops）、加法器（Adders）等构成。

查找表是FPGA中最重要的逻辑单元，能够实现任意的布尔逻辑函数，并通过编程设置其功能。

2. 可编程互连资源（PIPs）可编程互连资源是FPGA的内部连接网络，它将可编程逻辑块、输入/输出模块和其他资源连接起来。

PIPs提供了信号传输路径，通过编程可以实现不同逻辑单元之间的连接配置，从而实现不同的电路功能。

3. 输入/输出模块（IOBs）输入/输出模块是FPGA与外部世界进行通信的接口，负责处理输入信号和输出信号的传输。

IOBs通常包括输入缓冲器、输出驱动器和电平转换电路等。

4. 时钟管理单元（Clock Management Units）时钟管理单元用于生成和分配时钟信号，并确保时钟信号的稳定和同步。

它能够引导多个时钟域之间的数据流，以满足不同逻辑单元的时序要求。

二、FPGA的工作原理FPGA的工作原理可以分为两个步骤：配置和运行。

1. 配置配置是指将FPGA的内部资源编程为特定的电路功能。