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C D 4 5 1 1 引脚图及功能CL4511是一个用于驱动共阴极LED （数码管）显示器的BCD码一七段码译码器，特点如下：具有BCD专换、消隐和锁存控制、七段译码及驱动功能的CMO电路能提供较大的拉电流。
可直接驱动LED显示器。
用CD4511实现LED与接口万法如下图:H.1 7UI111 ■mIp/MaI；■■■■其功能介绍如下:BI : 4脚是消隐输入控制端，当BI=O 时，不管其它输入端状态如何，七段数 码管均处于熄灭(消隐)状态，不显示数字。
LT : 3脚是测试输入端，当BI=1, LT=O 时，译码输出全为1,不管输入DCBA 犬 态如何，七段均发亮，显示“ 8”。
它主要用来检测 数码管是否损坏。
LE :锁定控制端，当LE=O时译码器是锁定保持状态，译码器输出被保持在LE=O时的数值。
A1、A2、A3 A4、为 8421BCD 码输入端。
a 、b 、c 、d 、e 、f 、g ：为译码输出端，输出为高电平 1有效。
CD4511的内部有上拉电阻，在输入端与数码管笔段端接上 限流电阻就可工作。
1. CD4511的引脚CD4511具有锁存、译码、消隐功能，通常以反相器作输出级，通常用以驱动LED 其引脚图如3-2所示。
各引脚的名称：其中7、1、2、6分别表示A 、B BI 、LT ; 13、12、11、10、9、15、14 分别表示 边的引脚表示输入，右边表示输出，还有两个引脚 2. CD4511的工作原理1. CD4511的工作真值表如表 3-22. 锁存功能译码器的锁存电路由传输门和反相器组成，传输门的导通或截止由控制端LE 的 电平状态。
当LE 为“0”电平导通，TG2截止；当LE 为“T 电平时，TG1截止，TG2导通, 此时有锁存作用。
如图3-3 (3)译码CD4511译码用两级或非门担任，为了简化线路，先用二输入端与非门对输入数时，允许译码输出。
LE=1 C D; 5、4、3分别表示LE 、 a 、b 、c 、d 、e 、f 、g 。
CD4017引脚图：CD4017 是5 位Johnson 计数器，具有10 个译码输出端，14（CL）、15（CR）、13（INH 或EN）输入端。
时钟输入端的斯密特触发器具有脉冲整形功能，对输入时钟脉冲上升和下降时间无限制。
INH 为低电平时，计数器在时钟上升沿计数；反之，计数功能无效。
CR 为高电平时，计数器清零。
Johnson 计数器，提供了快速操作、2 输入译码选通和无毛刺译码输出。
防锁选通，保证了正确的计数顺序。
译码输出一般为低电平，只有在对应时钟周期内保持高电平。
在每10 个时钟输入周期CO 信号完成一次进位，并用作多级计数链的下级脉动时钟。
引出端功能符号：CO（12）：进位脉冲输渊；CL：时钟输入端；（RESEST）CR：清除端；INH（EN）：禁止端；Q0-Q9 计数脉冲输出端；VDD：正电源；VSS：地。
CD40110的引脚：Ya~Yg：七段码，高电平有效；CPD（CP-）：第七脚，减一、脉冲上升沿有效；CPU（CP+）：第九脚，加一、脉冲上升沿有效；LE：第六脚，高电平有效，锁存数据；CT（TE）：第四脚，高电平有效，禁止计数；CR（R）：第五脚，高电平有效，清除计数显示。
数字式频率计LM317：输出电压连续可调的集成稳压电源，输出电压在1.25－37V之间连续可调，输出最大电流可达1.5A。
工作原理：电路原理图见图1。
LM317输出电流为1.5A，输出电压可在1.25－37V之间连续调节，其输出电压由两只外接电阻R1、RP1决定，输出端和调整端之间的电压差为1.25V，这个电压将产生几毫安的电流，经R1、RP1到地，在RP1上分得的电压加到调整端，通过改变RP1就能改变输出电压。
注意，为了得到稳定的输出电压，流经R1的电流小于3.5mA。
LM317在不加散热器时最大功耗为2W，加上200×200×4mm3散热板时其最大功耗可达15W。
VD1为保护二极管，防止稳压器输出端短路而损坏IC，VD2用于防止输入短路而损坏集成电路。
西南科技大学信息工程学院电子技术与创新实践基地《现代电子系统设计》课程设计报告设计题目：用4518设计一个29/28进制计数器：结果用数码管显示，用开关切换两种进制方式，从1开始计数专业班级：姓名：学号：指导教师：设计期限：截止到2011.01.07一、设计任务用4518设计一个29/28进制计数器：结果用数码管显示，用开关切换两种进制方式，从1开始计数。
二、设计要求1.用4518设计出29/28进制计数器；2.结果用数码管显示；3.用开关切换两种进制方式；4.从1开始计数。
三、设计内容1.设计思想要用一个芯片设计一个计数器必须先搞懂这个芯片。
从题目可以看出，要设计的计数器的核心部位在于4518这个芯片。
通过对4518芯片的了解才能着手整个计数器的设计。
首先，可以通过查阅资料得到4518的主要组成部分和主要功能实现方法。
通过对4518芯片的介绍，基本确定计数规则。
这时候还是一个普通的计数器。
要实现29/28进制计数器还需要通过逻辑门对4518的输出进行控制。
基本方法是使两片4518的输出到29/28时通过逻辑门对4518进行反馈，再重新开始计数，这便实现了29/28进制。
然后将输出结果显示到数码管。
可以通过两个4511芯片来实现，一个与4518低位片相连，一个与4518高位片相连。
这样便实现了将计数结果显示到数码管。
要实现从1开始计数，可以将输出为0的进行或非，再与个位取或，最后将结果连在输出端便实现了从1开始计数。
以上便是设计的大体思想及实现方法。
2.系统方案或者电路结构框图先对4518芯片的结构及功能进行了解：（1）.CD4518引脚图：图1. CD4518 引脚图（2）.CD4518引脚功能：1 9CLOCK时钟输入端7 15RESET消除端2 10ENABLE计数允许控制端3 4 5 6Q1A-Q4A计数输出端11 12 13 14Q1B-Q4B计数输出端8 VSS地16VDD电源正（3）.CD4518功能介绍：CD4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器。
两位十进制计数器
电路结构及原理
用CD4518完成两位十进制计数，其中第一个十进制计数器接成:IEN端做计数允许端（高电平有效），1CP做计数时钟输入端（上升沿触发有效），进行个位数计数；第二个十进制计数器接成：2CP端做计数允许端（低电平有效），2EN做计数时钟输入端（下降沿触发有效，从第一个十进制计数器的1Q3做进位脉冲提供，异步计数连接方式），进行十进数的计数。
两位计数器输出的8421BCD码直接输入各自的译码驱动芯片CD4511进行译码。
序号元件名称标称参数型号数量。
CD4518逻辑功能测试电路作者：杨勇来源：《电子世界》2013年第17期【摘要】十进制计数器CD4518的逻辑功能抽象，不易掌握，为此设计了CD4518逻辑功能的测试电路。
通过电路的装配与测试，推导出CD4518的逻辑功能。
【关键词】CD4518；逻辑功能；测试电路；单脉冲十进制计数电路是数字电子技术里的重要环节，应用非常广泛。
但此种电路的逻辑功能较为抽象，难于理解，学生不容易掌握。
为此，我们设计了一款基于CD4518十进制计数器构成的逻辑功能测试电路，学生根据电路的测试结果推导CD4518的逻辑功能，从而解决了这个难题。
一、任务要求根据电路原理图设计装配CD4518逻辑功能测试电路，检查无误后接入+5V电源，并利用单脉冲发生器给测试电路提供输入脉冲信号，根据测试结果推导CD4518的逻辑功能。
二、CD4518简介三、电路装配与测试CD4518逻辑功能测试电路由CD4518十进制计数器、LED发光二极管指示电路两部分组成。
另为了测试方便，还需设计一个单脉冲发生器，用来提供输入的脉冲信号。
1.单脉冲发生电路的装配与测试2.CD4518逻辑功能测试电路的装配与测试1）电路的制作首先根据CD4518逻辑功能测试电路的元器件清单（表1）清点和检测元件，并将检测结果填入表中。
然后根据电路原理图（图3），完成电路的装配操作。
2）电路的测试CD4518逻辑功能测试电路装配完成经检查确认无误后，接入+5V电源，并给测试电路输入由单脉冲发生器提供的单脉冲信号，观察测试电路输出的现象。
我们以输出指示电路中发光二极管发光表示逻辑“1”，发光二极管熄灭表示逻辑“0”，将测试结果记录在表2中。
四、CD4518逻辑功能推导五、结束语通过CD4518逻辑功能测试电路的制作与测试，学生学习的主动性大大增强，并且能在教师的引导下利用单脉冲发生器给电路提供脉冲信号从而去探索新知识，通过学生动手操作的过程突破了本电路的教学难点，学生不仅较好地理解了CD4518的逻辑功能，同时，电路的制作与调试过程也提高了学生的技术应用能力。
一、2.3.1 CC4518功能介绍用CC4518构成60、24进制计数电路，然后级联组成时、分、秒整体计数电路4518真值表图2.3.1 CC4518管脚图 CL EN R 功能↑ 1 0 加计数0 ↓ 0 加计数↓ × 0 不变× ↑ 0 不变↑ 0 0 不变1 ↓ 0 不变× × 1 Q 3~Q 0=0二、三、总体方案确定和工作原理1.总体方案的确定：其脉冲式用NE555产生的一个2000Hz的脉冲，用CD4518进行四次分频，使其频率达到1Hz，用此频率对数字钟进行脉冲驱动。
时、分、秒的计数用CD4518,分别用一片实现对时、分、秒的计数，在此需要用到还有74LS00和74LS04，用其进行复位。
译码器电路采用74LS47对数码显示管进行驱动。
2.工作原理：CD4518功能：CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。
CD4518引脚功能(管脚功能)如下：1CP、2CP：时钟输入端。
1CR、2CR：清除端。
1EN、2EN：计数允许控制端。
1Q0～1Q3：计数器输出端。
2Q0～2Q3：计数器输出端。
Vdd：正电源。
Vss：地。
CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。
CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。
将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。
C D4518组成的数字钟一、2.3.1CC4518功能介绍用CC4518构成60、24进制计数电路，然后级联组成时、分、秒整体计数电路4518真值表CL EN R 功能↑ 1 0 加计数0 ↓0 加计数图2.3.1 CC4518管脚图二、三、总体方案确定和工作原理1.总体方案的确定：其脉冲式用NE555产生的一个2000Hz的脉冲，用CD4518进行四次分频，使其频率达到1Hz，用此频率对数字钟进行脉冲驱动。
时、分、秒的计数用CD4518,分别用一片实现对时、分、秒的计数，在此需要用到还有74LS00和74LS04，用其进行复位。
译码器电路采用74LS47对数码显示管进行驱动。
2.工作原理：CD4518功能：CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。
CD4518引脚功能(管脚功能)如下：1CP、2CP：时钟输入端。
1CR、2CR：清除端。
1EN、2EN：计数允许控制端。
1Q0～1Q3：计数器输出端。
2Q0～2Q3：计数器输出端。
Vdd：正电源。
Vss：地。
CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。
CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。
将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。
需要指出，CD4518未设置进位端，但可利用Q4做输出端。
有人误将第一级的Q4端接到第二级的CP端，结果发现计数变成“逢八进一”了。
CD4518 CD4520引脚图-中文资料CD4518/CC4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器，其功能表如真值表所示。
每单个单元有两个时钟输入端CLK和EN，可用时钟脉冲的上升沿或下降沿触发。
由表可知，若用ENAB LE信号下降沿触发，触发信号由E N端输入，CLK 端置“0”；若用CL℃K信号上升沿触发，触发信号由C L℃K端输入，ENABLE端置“1”。
RESET端是清零端，R ESET端置“1”时，计数器各端输出端Q1～Q4均为“0”，只有RES E T端置“0”时，CD4518才开始计数。
W ux838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1=Q2=1时，每输入一个时钟脉冲Q3翻转一次；当Q1=Q2=Q3=1或Q1=Q4=1时，每输入一个时钟脉冲Q4翻转一次。
这样从初始状态（“0”态）开始计数，每输入10个时钟脉冲，计数单元便自动恢复到“0”态。
若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。
Wux838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号CD4520/CC4520为二进制加计数器，由两个相同的内同步4级计数器构成。
计数器级为D 型触发器，具有内部可交换CP和E N线，用于在时钟上升沿或下降沿加计数。
在单个单元运算中，EN输入保持高电平，且在CP上升沿进位。
CD4518逻辑功能测试电路
杨勇
【期刊名称】《电子世界》
【年(卷),期】2013(000)017
【摘要】十进制计数器CD4518的逻辑功能抽象，不易掌握，为此设计了
CD4518逻辑功能的测试电路。
通过电路的装配与测试，推导出CD4518的逻辑功能。
【总页数】1页(P62-62)
【作者】杨勇
【作者单位】江苏省江阴中等专业学校
【正文语种】中文
【相关文献】
1.一款简易的CD4511逻辑功能测试电路 [J], 黄燕兰
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CD4518，CD4511，CD4013、555组成的100分钟定时电路
简介：CD4518，CD4511，CD4013、555组成的100分钟定时电路如图所示是由双BCD同步加计数器CD4518、BCD锁存/7段译码器/驱动器CD4511、双D触发器CD4013、555电路以... 关键字：CD4518 CD4511 CD4013、555
CD4518，CD4511，CD4013、555组成的100分钟定时电路
如图所示是由双BCD同步加计数器CD4518、BCD锁存/7段译码器/驱动器CD4511、双D触发器CD4013、555电路以及数码管组成的100分钟定时电路图，该电路常应用于电器控制中。
100分钟定时电路图
在图电路中，555电路和电阻R4、R5和电容器C3构成多谐振荡器，用来产生时基信号，计数器CD4518组成一个100分频器。
当接通电源后，C1、R2和C2、R3产生的脉冲使计数器CD4518和双D型触发器CD4013复位清零，CD4013的Q（2脚）为高电平状态，三极管导通，继电器吸合。
多谐振荡器产生1分钟时基信号，该信号连接到CD45l8的CP（1脚）端并进行分频，输出的BCD码连接到译码器CD4511的数据输入端，输出信号直接驱动数码管显示。
当多谐振荡器产生100个分钟时基信号时，CD4518的QlB、Q2B、Q3B、Q4B（14、13、12、11脚）状态为0101，此状态经CD4011后，形成一个高电平状态，使CD4013Q（2脚）跳变为低电平状态，此时，三极管截止，继电器释放，计数器重新开始计数。
当计数器计满100个脉冲时，继电器又重新吸合，如此反复进行。
CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.December 1992CD4518BMS,CD4520BMSCMOS Dual Up CountersFeatures•High Voltage Types (20V Rating)•CD4518BMS Dual BCD Up Counter •CD4520BMS Dual Binary Up Counter •Medium Speed Operation-6MHz Typical Clock Frequency at 10V •Positive or Negative Edge Triggering •Synchronous Internal Carry Propagation •100% Tested for Quiescent Current at 20V •5V, 10V and 15V Parametric Ratings•Maximum Input Current of 1µA at 18V Over Full Pack-age Temperature Range; 100nA at 18V and +25o C •Noise Margin (Over Full Package/Temperature Range)-1V at VDD = 5V -2V at VDD = 10V - 2.5V at VDD = 15V •Standardized Symmetrical Output Characteristics •Meets All Requirements of JEDEC Tentative Standard No. 13B, “Standard Specifications for Description of ‘B’ Series CMOS Devices”Applications•Multistage Synchronous Counting •Multistage Ripple Counting •Frequency DividersDescriptionCD4518BMS Dual BCD Up Counter and CD4520BMS Dual Binary Up Counter each consist of two identical, internally synchronous 4-stage counters. The counter stages are D-type flip-flops having interchangeable CLOCK and ENABLE lines for incrementing on either the positive-going or negative-going transition. For single unit operation the ENABLE input is maintained high and the counter advances on each positive-going transition of the CLOCK. The counters are cleared by high levels on their RESET lines.The counter can be cascaded in the ripple mode by connect-ing Q4 to the enable input of the subsequent counter while the CLOCK input of the latter is held low.The CD4518BMS and CD4520BMS are supplied in these 16-lead outline packages:Braze Seal DIP H4S Frit Seal DIPH1FCeramic Flatpack *H6P †H6W *CD4518B Only†CD4520B OnlyFile Number3342PinoutCD4518BMS, CD4520BMSTOP VIEWFunctional Diagram14151691312111012345768CLOCK A ENABLE AQ1A Q2A Q3A Q4A VSSRESET AVDD Q4B Q3B Q2B Q1B ENABLE B CLOCK BRESET B VSS = 8VDD = 16÷10/÷16CR1456Q1A Q2A Q3A Q4ARESET A72CLOCK AENABLE A÷10/÷16CR9121314Q1B Q2B Q3B Q4BRESET B1510CLOCK BENABLE B311Absolute Maximum Ratings Reliability InformationDC Supply Voltage Range, (VDD) . . . . . . . . . . . . . . .-0.5V to +20V (Voltage Referenced to VSS Terminals)Input Voltage Range, All Inputs . . . . . . . . . . . . .-0.5V to VDD +0.5V DC Input Current, Any One Input . . . . . . . . . . . . . . . . . . . . . . . .±10mA Operating Temperature Range. . . . . . . . . . . . . . . .-55o C to +125o C Package Types D, F, K, HStorage Temperature Range (TSTG). . . . . . . . . . .-65o C to +150o C Lead Temperature (During Soldering) . . . . . . . . . . . . . . . . .+265o C At Distance 1/16 ± 1/32 Inch (1.59mm± 0.79mm) from case for 10s Maximum Thermal Resistance . . . . . . . . . . . . . . . .θjaθjc Ceramic DIP and FRIT Package. . . . .80o C/W20o C/W Flatpack Package . . . . . . . . . . . . . . . .70o C/W20o C/W Maximum Package Power Dissipation (PD) at +125o CFor T A = -55o C to +100o C (Package Type D, F, K) . . . . . .500mW For T A = +100o C to +125o C (Package Type D, F, K). . . . . .DerateLinearity at 12mW/o C to 200mW Device Dissipation per Output Transistor . . . . . . . . . . . . . . .100mW For T A = Full Package Temperature Range (All Package Types) Junction Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+175o CTABLE1.DC ELECTRICAL PERFORMANCE CHARACTERISTICSPARAMETER SYMBOL CONDITIONS(NOTE 1)GROUP ASUBGROUPS TEMPERATURELIMITSUNITSMIN MAXSupply Current IDD VDD = 20V, VIN = VDD or GND1+25o C-10µA2+125o C-1000µAVDD = 18V, VIN = VDD or GND3-55o C-10µA Input Leakage Current IIL VIN = VDD or GND VDD = 201+25o C-100-nA2+125o C-1000-nAVDD = 18V3-55o C-100-nA Input Leakage Current IIH VIN = VDD or GND VDD = 201+25o C-100nA2+125o C-1000nAVDD = 18V3-55o C-100nA Output Voltage VOL15VDD = 15V, No Load1, 2, 3+25o C, +125o C, -55o C-50mV Output Voltage VOH15VDD = 15V, No Load (Note 3)1, 2, 3+25o C, +125o C, -55o C14.95-V Output Current (Sink)IOL5VDD = 5V, VOUT = 0.4V1+25o C0.53-mA Output Current (Sink)IOL10VDD = 10V, VOUT = 0.5V1+25o C 1.4-mA Output Current (Sink)IOL15VDD = 15V, VOUT = 1.5V1+25o C 3.5-mA Output Current (Source)IOH5A VDD = 5V, VOUT = 4.6V1+25o C--0.53mA Output Current (Source)IOH5B VDD = 5V, VOUT = 2.5V1+25o C--1.8mA Output Current (Source)IOH10VDD = 10V, VOUT = 9.5V1+25o C--1.4mA Output Current (Source)IOH15VDD = 15V, VOUT = 13.5V1+25o C--3.5mA N Threshold Voltage VNTH VDD = 10V, ISS = -10µA1+25o C-2.8-0.7V P Threshold Voltage VPTH VSS = 0V, IDD = 10µA1+25o C0.7 2.8VFunctional F VDD = 2.8V, VIN = VDD or GND7+25o C VOH >VDD/2VOL <VDD/2VVDD = 20V, VIN = VDD or GND7+25o CVDD = 18V, VIN = VDD or GND8A+125o CVDD = 3V, VIN = VDD or GND8B-55o CInput Voltage Low(Note 2)VIL VDD = 5V, VOH > 4.5V, VOL < 0.5V1, 2, 3+25o C, +125o C, -55o C- 1.5VInput Voltage High(Note 2)VIH VDD = 5V, VOH > 4.5V, VOL < 0.5V1, 2, 3+25o C, +125o C, -55o C 3.5-VInput Voltage Low (Note 2)VIL VDD = 15V, VOH > 13.5V,VOL < 1.5V1, 2, 3+25o C, +125o C, -55o C-4VInput Voltage High (Note 2)VIH VDD = 15V, VOH > 13.5V,VOL < 1.5V1, 2, 3+25o C, +125o C, -55o C11-VNOTES: 1.All voltages referenced to device GND, 100% testing being implemented.2.Go/No Go test with limits applied to inputs.3.For accuracy, voltage is measured differentially to VDD. Limitis 0.050V max.TABLE2.AC ELECTRICAL PERFORMANCE CHARACTERISTICSPARAMETER SYMBOL CONDITIONS(NOTE 1, 2)GROUP ASUBGROUPS TEMPERATURELIMITSUNITSMIN MAXPropagation Delay Clock to Output TPHL1TPLH1VDD = 5V, VIN = VDD or GND9+25o C-560ns10, 11+125o C, -55o C-756nsPropagation Delay Reset to Ouput TPHL2VDD = 5V, VIN = VDD or GND9+25o C-650ns10, 11+125o C, -55o C-878nsTransition Time (Note 2)TTHLTTLHVDD = 5V, VIN = VDD or GND9+25o C-200ns10, 11+125o C, -55o C-270nsMaximum Clock Input Frequency FCL VDD = 5V, VIN = VDD or GND9+25o C 1.5-MHz10, 11+125o C, -55o C 1.11-MHzNOTES:1.CL = 50pF, RL = 200K, Input TR, TF < 20ns.2.-55o C and +125o C limits guaranteed, 100% testing being implemented.TABLE3.ELECTRICAL PERFORMANCE CHARACTERISTICSPARAMETER SYMBOL CONDITIONS NOTES TEMPERATURELIMITSUNITS MIN MAXSupply Current IDD VDD = 5V, VIN = VDD or GND1, 2-55o C, +25o C-5µA+125o C-150µAVDD = 10V, VIN = VDD or GND1, 2-55o C, +25o C-10µA+125o C-300µAVDD = 15V, VIN = VDD or GND1, 2-55o C, +25o C-10µA+125o C-600µA Output Voltage VOL VDD = 5V, No Load1, 2+25o C, +125o C,-55o C-50mVOutput Voltage VOL VDD = 10V, No Load1, 2+25o C, +125o C,-55o C-50mVOutput Voltage VOH VDD = 5V, No Load1, 2+25o C, +125o C,-55o C4.95-VOutput Voltage VOH VDD = 10V, No Load1, 2+25o C, +125o C,-55o C9.95-V Output Current (Sink)IOL5VDD = 5V, VOUT = 0.4V1, 2+125o C0.36-mA-55o C0.64-mA Output Current (Sink)IOL10VDD = 10V, VOUT = 0.5V1, 2+125o C0.9-mA-55o C 1.6-mA Output Current (Sink)IOL15VDD = 15V, VOUT = 1.5V1, 2+125o C 2.4-mA-55o C 4.2-mA Output Current (Source)IOH5A VDD = 5V, VOUT = 4.6V1, 2+125o C--0.36mA-55o C--0.64mA Output Current (Source)IOH5B VDD = 5V, VOUT = 2.5V1, 2+125o C--1.15mA-55o C--2.0mA Output Current (Source)IOH10VDD = 10V, VOUT = 9.5V1, 2+125o C--0.9mA-55o C--1.6mA Output Current (Source)IOH15VDD =15V, VOUT = 13.5V1, 2+125o C--2.4mA-55o C--4.2mA Input Voltage Low VIL VDD = 10V, VOH > 9V, VOL < 1V1, 2+25o C, +125o C,-55o C-3VInput Voltage High VIH VDD = 10V, VOH > 9V, VOL < 1V1, 2+25o C, +125o C,-55o C+7-VPropagation Delay Clock to Output TPHL1TPLH1VDD = 10V1, 2, 3+25o C-230ns VDD = 15V1, 2, 3+25o C-160nsPropagation Delay Reset to Output TPHL2VDD = 10V1, 2, 3+25o C-225ns VDD = 15V1, 2, 3+25o C-170nsTransition Time TTHLTTLH VDD = 10V1, 2, 3+25o C-100ns VDD = 15V1, 2, 3+25o C-80nsMaximum Clock Input Frequency FCL VDD = 10V1, 2, 3+25o C3-MHz VDD = 15V1, 2, 3+25o C4-MHzMaximum Clock Rise and Fall Time TRCLTFCLVDD = 5V1, 2, 3, 4+25o C-15µs VDD = 10V1, 2, 3, 4+25o C-5µs VDD = 15V1, 2, 3, 4+25o C-5µsMinimum Enable Pulse Width TW VDD = 5V1, 2, 3+25o C-400ns VDD = 10V1, 2, 3+25o C-200ns VDD = 15V1, 2, 3+25o C-140nsMinimum Reset Pulse Width TW VDD = 5V1, 2, 3+25o C-250ns VDD = 10V1, 2, 3+25o C-110ns VDD = 15V1, 2, 3+25o C-80nsMinimum Clock Pulse Width TW VDD = 5V1, 2, 3+25o C-200ns VDD = 10V1, 2, 3+25o C-100ns VDD = 15V1, 2, 3+25o C-70nsInput Capacitance CIN Any Input1, 2+25o C-7.5pF NOTES:1.All voltages referenced to device GND.2.The parameters listed on Table 3 are controlled via design or process and are not directly tested. These parameters are characterizedon initial design release and upon design changes which would affect these characteristics.3.CL = 50pF, RL = 200K, Input TR, TF < 20ns.4.If more than one unit is cascaded, TRCL should be made less than or equal to the sumof the transition time and the fixed propagationdelay of the output of the driving stage for the estimated capacitive load.TABLE4.POST IRRADIATION ELECTRICAL PERFORMANCE CHARACTERISTICSPARAMETER SYMBOL CONDITIONS NOTES TEMPERATURELIMITSUNITS MIN MAXSupply Current IDD VDD = 20V, VIN = VDD or GND1, 4+25o C-25µA N Threshold Voltage VNTH VDD = 10V, ISS = -10µA1, 4+25o C-2.8-0.2V N Threshold VoltageDelta∆VTN VDD = 10V, ISS = -10µA1, 4+25o C-±1V P Threshold Voltage VTP VSS = 0V, IDD = 10µA1, 4+25o C0.2 2.8V P Threshold VoltageDelta∆VTP VSS = 0V, IDD = 10µA1, 4+25o C-±1VFunctional F VDD = 18V, VIN = VDD or GND1+25o C VOH >VDD/2VOL <VDD/2VVDD = 3V, VIN = VDD or GNDPropagation Delay Time TPHLTPLH VDD = 5V1, 2, 3, 4+25o C- 1.35 x+25o CLimitnsNOTES: 1.All voltages referenced to device GND.2.CL = 50pF, RL = 200K, Input TR, TF < 20ns.3.See Table 2 for +25o C limit.4.Read and RecordTABLE3.ELECTRICAL PERFORMANCE CHARACTERISTICS (Continued)PARAMETER SYMBOL CONDITIONS NOTES TEMPERATURELIMITSUNITS MIN MAXTABLE5.BURN-IN AND LIFE TEST DELTA PARAMETERS +25o C PARAMETER SYMBOL DELTA LIMIT Supply Current - MSI-2IDD± 1.0µAOutput Current (Sink)IOL5± 20% x Pre-Test Reading Output Current (Source)IOH5A± 20% x Pre-Test ReadingTABLE6.APPLICABLE SUBGROUPSCONFORMANCE GROUP MIL-STD-883METHOD GROUP A SUBGROUPS READ AND RECORDInitial Test (Pre Burn-In)100% 50041, 7, 9IDD, IOL5, IOH5AInterim Test 1 (Post Burn-In)100% 50041, 7, 9IDD, IOL5, IOH5AInterim Test 2 (Post Burn-In)100% 50041, 7, 9IDD, IOL5, IOH5A PDA (Note 1)100% 50041, 7, 9, DeltasInterim Test 3 (Post Burn-In)100% 50041, 7, 9IDD, IOL5, IOH5A PDA (Note 1)100% 50041, 7, 9, DeltasFinal Test100% 50042, 3, 8A, 8B, 10, 11Group A Sample 50051, 2, 3, 7, 8A, 8B, 9, 10, 11Group B Subgroup B-5Sample 50051, 2, 3, 7, 8A, 8B, 9, 10, 11, Deltas Subgroups 1, 2, 3, 9, 10, 11 Subgroup B-6Sample 50051, 7, 9Group D Sample 50051, 2, 3, 8A, 8B, 9Subgroups 1, 2 3NOTE:1. 5% Parameteric, 3% Functional; Cumulative for Static 1 and 2.TABLE7.TOTAL DOSE IRRADIATIONCONFORMANCE GROUPS MIL-STD-883METHODTEST READ AND RECORDPRE-IRRAD POST-IRRAD PRE-IRRAD POST-IRRADGroup E Subgroup 250051, 7, 9Table 41, 9Table 4TABLE8.BURN-IN AND IRRADIATION TEST CONNECTIONSFUNCTION OPEN GROUND VDD9V± -0.5VOSCILLATOR50kHz25kHzStatic Burn-In 1Note 13-6, 11-141, 2, 7-10, 1516Static Burn-In 2 Note 13-6, 11-1481, 2, 7, 9, 10,15, 16Dynamic Burn-In Note 1-7, 8, 152, 10, 163-6, 11-141, 9Irradiation Note 23-6, 11-1481, 2, 7, 9, 10,15, 16NOTES:1.Each pin except VDD and GND will have a series resistor of 10K± 5%, VDD = 18V± 0.5V2.Each pin except VDD and GND will have a series resistor of 47K±5%; Group E, Subgroup 2, sample size is 4 dice/wafer, 0 failures,VDD = 10V± 0.5VLogic DiagramsFIGURE 1.DECADE COUNTER (CD4518BMS) LOGIC DIAGRAM FOR ONE OF TWO IDENTICAL COUNTERSFIGURE 2.BINARY COUNTER (CD4520BMS) LOGIC DIAGRAM FOR ONE OF TWO IDENTICAL COUNTERSTRUTH TABLECLOCKENABLERESET ACTION 10Increment Counter 00Increment Counter X0No Change X0No Change 00No Change 10No Change XX 1Q1 thru Q4 = 0X = Don’t Care1≡ High State0≡ Low StateQ Q D C R Q13/11*ALL INPUTS ARE PROTECTED BY CMOS PROTECTION NETWORKCLOCK1/9*ENABLE2/10*RESET7/15*Q Q D C R Q24/12Q Q D C R Q35/13Q Q D C RQ46/14VDDVSSQ Q D C R Q13/11*ALL INPUTS ARE PROTECTED BY CMOS PROTECTION NETWORKCLOCK1/9*ENABLE2/10*RESET7/15*Q Q D C R Q24/12Q Q D C R Q35/13Q Q D C RQ46/14VDDVSSTypical Performance CurvesFIGURE 3.TYPICAL OUTPUT LOW (SINK) CURRENTCHARACTERISTICSFIGURE 4.MINIMUM OUTPUT LOW (SINK) CURRENTCHARACTERISTICSFIGURE 5.TYPICAL OUTPUT HIGH (SOURCE) CURRENTCHARACTERISTICSFIGURE 6.MINIMUM OUTPUT HIGH (SOURCE) CURRENTCHARACTERISTICSFIGURE 7.TYPICAL PROPAGATION DELAY vs LOAD CAPAC-ITANCE, CLOCK OR ENABLE TO OUTPUT FIGURE 8.TYPICAL PROPAGATION DELAY TIME vs LOADCAPACITANCE, RESET TO OUTPUT10V5VAMBIENT TEMPERATURE (T A ) = +25o CGATE-TO-SOURCE VOLTAGE (VGS) = 15V51015151********DRAIN-TO-SOURCE VOLTAGE (VDS) (V)O U T P U T L O W (S I N K ) C U R R E N T (I O L ) (m A )10V5VAMBIENT TEMPERATURE (T A ) = +25o CGATE-TO-SOURCE VOLTAGE (VGS) = 15V510157.55.02.510.012.515.0DRAIN-TO-SOURCE VOLTAGE (VDS) (V)O U T P U T L O W (S I N K ) C U R R E N T (I O L ) (m A )-10V-15VAMBIENT TEMPERATURE (T A) = +25o CGATE-TO-SOURCE VOLTAGE (VGS) = -5V0-5-10-15DRAIN-TO-SOURCE VOLTAGE (VDS) (V)-20-25-30-5-10-15O U T P U T H I G H (S O U R C E ) C U R R E N T (I O H ) (m A )-10V-15VAMBIENT TEMPERATURE (T A) = +25o C-5-10-15DRAIN-TO-SOURCE VOLTAGE (VDS) (V)-5-10-15O U T P U T H I G H (S O U R C E ) C U R R E N T (I O H ) (m A )GATE-TO-SOURCE VOLTAGE (VGS) = -5VAMBIENT TEMPERATURE (T A ) = +25o C SUPPLY VOLTAGE (VDD) = 5V10V15V50P R O P A G A T I O N D E L A Y T I M E (t P L H , t P H L ) (n s )10LOAD CAPACITANCE (CL) (pF)20304050607080901001001502002503003500AMBIENT TEMPERATURE (T A ) = +25o CSUPPLY VOLTAGE (VDD) = 5V10V15V 50P R O P A G A T I O N D E L A Y T I M E (t P H L , t P L H ) (n s )10LOAD CAPACITANCE (CL) (pF)2030405060708090100100150200250300350110FIGURE 9.TYPICAL TRANSITION TIME vs LOAD CAPACITANCEFIGURE 10.TYPICAL MAXIMUM CLOCK FREQUENCY vsSUPPLY VOLTAGEFIGURE 11.TYPICAL POWER DISSIPATION CHARACTERISTICSTiming DiagramsFIGURE 12.TIMING DIAGRAMS FOR CD4518BMS AND CD4520BMSTypical Performance CurvesAMBIENT TEMPERATURE (T A ) = +25o CLOAD CAPACITANCE (CL) (pF)40608010020050100150200SUPPL Y VOLTAGE (VDD) = 5V10V15VT R A N S I T I O N T I M E (t T H L , t T L H ) (n s )M A X I M U M C L O C K F R E Q U E N C Y (f C L M A X ) (M H z )1510505101520SUPPLY VOLTAGE (VDD) (V)AMBIENT TEMPERATURE (T A ) = +25o C LOAD CAPACITANCE (CL) = 50PFFREQUENCY (f) (kHz)P O W E R D I S S I P A T I O N /C O N V E R T E R (P D ) (µW )AMBIENT TEMPERATURE (T A ) = +25o CSUPPLY VOLTAGE (VDD) = 15V 5V10V 10V 186421086420.11864210864210286421038642104864210286421038642104CL = 15pFCL = 50pF 0123456789CLOCK ENABLE Q1Q2Q3Q4RESET1011121314151617181234567891234567891234567891011121314151234Q1Q2Q3Q4CD4518BMSCD4520BMSFIGURE 13.RIPPLE CASCADING OF FOUR COUNTERS WITH POSITIVE EDGE TRIGGERING*For synchronous cascading, the clock transition time should be made less than or equal to the sum of the fixed propagation delay at 15pFand the transition time of the output driver stage for the estimated capacitive load.FIGURE 14.SYNCHRONOUS CASCADING OF FOUR BINARY COUNTERS WITH NEGATIVE EDGE TRIGGERING456Q1A Q2A Q3A Q4A RESET2CLOCK ENABLE 3A A A 71VDD121314Q1B Q2B Q3B Q4B RESET10CLOCK ENABLE 11B B B 159456Q1A Q2A Q3A Q4A RESET2CLOCK ENABLE 3A A A 71121314Q1B Q2B Q3B Q4B RESET10CLOCK ENABLE 11B B B 159CD4518BMS/20BMS CD4518BMS/20BMSCLOCK INPUT456Q1A Q2A Q3A Q4A RESET2CLOCK ENABLE 3A A A 31121314Q1B Q2B Q3B Q4B RESET10CLOCK ENABLE 11B B B 159456Q1A Q2A Q3A Q4A RESET2CLOCK ENABLE 3A A A 31121314Q1B Q2B Q3B Q4B RESET10CLOCK ENABLE 11B B B 159CD4520BMS CD4520BMSCLOCK *INPUTCD4012ACD4071CD4071CD4520BMSCD4012ACD4012AAll Intersil semiconductor products are manufactured, assembled and tested under ISO9000 quality systems certification. Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design and/or specifications at any time without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.For information regarding Intersil Corporation and its products, see web site Sales Office HeadquartersNORTH AMERICAIntersil CorporationP. O. Box 883, Mail Stop 53-204 Melbourne, FL32902TEL:(321) 724-7000FAX: (321) 724-7240EUROPEIntersil SAMercure Center100, Rue de la Fusee1130 Brussels, BelgiumTEL: (32) 2.724.2111FAX: (32) 2.724.22.05ASIAIntersil (Taiwan) Ltd.Taiwan Limited7F-6, No. 101 Fu Hsing North RoadTaipei, TaiwanRepublic of ChinaTEL: (886) 2 2716 9310FAX: (886) 2 2715 3029Chip Dimensions and Pad LayoutsCD4518BMS CD4520BMSDimensions in parenthesis are in millimeters and arederived from the basic inch dimensions as indicated.Grid graduations are in mils (10-3 inch).METALLIZATION:Thickness: 11kÅ−14kÅ, AL.PASSIVATION:10.4kÅ - 15.6kÅ, SilaneBOND PADS:0.004 inches X 0.004 inches MINDIE THICKNESS:0.0198 inches - 0.0218 inches。
数字电子技术之集成计数器芯片及其应用学习导入十进制同步双计数器4位二进制同步集成加法计数器集成十进制异步计数器本次课主要内容第一点十进制集成计数器第二点第三点N进制计数器地实现二进制集成计数器题1,集成十进制同步双计数器CD4518引脚图与触发方式逻辑功能表题1,集成十进制同步双计数器CD4518l CD4518构成下降沿触发地十进制计数器;l当个位Q3Q2Q1Q0由0000增大到1001后,再回到0000是,那么Q3给EN提供一个下降沿信号,十位地计数器芯片计数1次;l同理,当十位Q3Q2Q1Q0由0000增大到1001后,再回到0000是,那么Q3给EN提供一个下降沿信号,百位地计数器芯片计数1次;题2,集成十进制加减计数/译码/锁存/驱动器CC40110üBO为借位输出端üCO为进位输出端üCPD为减计数器时钟输入端üCPU为加计数器时钟输入端üYa~Yg为锁存译码输出端。
译码输出端为高电平有效,可直接驱动阴数码管。
üLE为锁存器预置端üVDD为正电源输入端üVss为接地端üCR为清零端üTE为计数允许端题1,4位二进制同步集成加法计数器74LS161/163引脚图逻辑功能表题2,4位集成二进制同步可逆计数器引脚图逻辑功能表题集成计数器芯片及其应用1,利用置零法获得任意进制计数器74LS161具有异步清零功能:因此可以采用异步置零法,使复位端为零,迫使计数器在正常计数过程跳过无效状态,实现所需进制地计数器。
利用74LS161地 端构成12进制计数器题2,利用置数法获得任意进制计数器利用74LS161地同步置数功能,通过反馈使计数器回至预置地初态,也能构成任意进制计数器。
利用74LS161地端构成12进制计数器。
课程设计：数字式计时器电路-定时器.————————————————————————————————作者：————————————————————————————————日期：目录目录 (3)1.系统设计思路与总体方案 (4)1.1 设计思路与流程图 (4)2.Multisim软件的简介 (5)2.1Multisim概貌及特点 (5)3.555定时器，CD4518和CD4011介绍 (8)3.1 555定时器 (8)3.2 CD4518引脚功能 (11)3.3 CD4011引脚图 (12)4. 数字逻辑，振荡器，计数器和显示电路图 (13)4.1数字逻辑模块 (13)4.2振荡器模块 (14)4.3 计数器模块 (17)4.4 显示器模块 (18)5. 电路的总体设计与调试 (18)5.1 总体电路原理图 (18)5.2总体电路工作原理 (19)6.课程设计感受 (20)6.1 课程设计中的收获和体会 (20)7.附录与文献 (21)7.1附录 (21)7.2参考文献 (22)1.系统设计思路与总体方案1.1 设计思路与流程图根据任务书可以知道本课题是一个2位数字显示计数器，是一个十进制计数器组合，本质上就是一计时器。
通过一个时基电路产生一定频率脉冲，将脉冲信号输入低位的计数器输入端，通过一级级的进位，从而达到计数。
从而完成此课题，我们可以将这整个计数系统，分为几个模块进行分析。
（1）.数字逻辑控制模块。
通过使用门电路来控制计时器进位及清零。
（2）.脉冲信号产生模块。
由一个振荡电路来产生一个固定频率的脉冲信号，作为计时器的时基信号。
（3）.计时数计数模块。
接收计时及中断信号脉冲，从而控制计数器计数，且有清零功能，该模块选用十进制计数器。
（2）.译码显示模块。
该模块要显示00到99的数字，选用十进制计数器的基础上，通过它们之间的级联，最终显示相应数字。
该数字式定时器，需要用到555定时器，由此产生振荡信号，在数字逻辑电路的控制下，由计数器计数，最后在数码管上显示出来，画为流程图如下：图1.1-1：总体方案流程图2.Multisim软件的简介2.1Multisim概貌及特点Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
cd4518分频电路原理CD4518分频电路原理1. 引言CD4518是一种常用的分频电路芯片，可以实现数字信号的分频功能。
本文将从浅入深，逐步解释CD4518分频电路的原理和工作方式。
2. CD4518芯片概述CD4518是一种16引脚的CMOS逻辑芯片，内部包含两个4位二进制计数器和一个时钟预分频器。
它可以根据输入的时钟信号进行分频，输出相应的分频信号，常用于时序控制、频率测量等应用。
3. 时钟信号输入CD4518芯片的引脚1（CLK1）和引脚9（CLK2）分别用于输入两个时钟信号。
这两个时钟信号被用作分频器的时钟源。
输入的时钟信号可以是任意频率的方波信号，但需要满足芯片的工作电压和频率等参数。
4. 时钟预分频器CD4518芯片内部包含一个时钟预分频器，用于对输入的时钟信号进行预分频。
通过引脚10、11和12的连接方式，可以选择不同的分频系数。
具体分频系数可以参考CD4518的相关资料手册。
5. 二进制计数器CD4518芯片内部有两个4位二进制计数器，分别连接在引脚25和引上。
这两个计数器的工作方式是一样的。
计数器接受时钟预分频器脚68输出的分频信号，并根据时钟信号的上升沿进行计数。
6. 分频模式选择CD4518芯片可以通过引脚13和引脚14选择工作在不同的分频模式下。
根据这两个引脚的输入电平，可以选择分频比为2、5、10或者其他特定的分频比。
具体分频比的选择可以参考CD4518的相关手册。
7. 输出信号CD4518芯片的输出信号通过引脚15、引脚1和引脚9输出。
引脚15（QA）输出最低位的分频信号，引脚1（QB）输出次低位的分频信号，引脚9（QC）输出次高位的分频信号。
8. 应用场景CD4518分频电路常用于各种需要对信号进行分频的场合。
比如在数字时钟电路中，可以使用CD4518将高频的方波信号分频为时钟需要的频率。
此外，在测量频率、时序控制等领域也有广泛的应用。
9. 总结通过本文的介绍，我们可以了解到CD4518分频电路的原理和工作方式。
一：CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。
CD4518引脚功能(管脚功能)如下：1CP、2CP：时钟输入端。
1CR、2CR：清除端。
1EN、2EN：计数允许控制端。
1Q0～1Q3：计数器输出端。
2Q0～2Q3：计数器输出端。
Vdd：正电源。
Vss：地。
<CD4518引脚图>CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。
CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。
将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。
需要指出，CD4518未设置进位端，但可利用Q4做输出端。
有人误将第一级的Q4端接到第二级的CP端，结果发现计数变成“逢八进一”了。
原因在于Q4是在CP8作用下产生正跳变的，其上升沿不能作进位脉冲，只有其下降沿才是“逢十进一”的进位信号。
正确接法应是将低位的Q4端接高位的EN端，高位计数器的CP端接USS。
CD4518/CC4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器，其功能表如真值表所示。
每单个单元有两个时钟输入端CLK和EN，可用时钟脉冲的上升沿或下降沿触发。
由表可知，若用ENABLE信号下降沿触发，触发信号由EN端输入，CLK端置“0”；若用CL℃K信号上升沿触发，触发信号由CL℃K端输入，ENABLE端置“1”。
RESET端是清零端，RESET端置“1”时，计数器各端输出端Q1～Q4均为“0”，只有RESET端置“0”时，CD4518才开始计数。
同步加法计数器CD4518,CD4520中文资料
二、十进制同步加法计数器CD4518,CD4520中文资料
CD4518/CC4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器，其功能表如真值表所示。
每单个单元有两个时钟输入端CLK和EN，可用时钟脉冲的①①上升沿或下降沿触发。
由表可知，若用ENABLE信号下降沿触发，触发信号由EN端输入，CLK端置“0”；若用CLK信号上升沿触发，触发信号由CL℃K端输入，ENABLE端置“1”。
RESET端是清零端，RESET 端置“1”时，计数器各端输出端Q1～Q4均为“0”，只有RESET端置“0”时，CD4518才开始计数。
CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；每输入10个时钟脉冲，计数单元便自动恢复到“0”态。
若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。
CD4520/CC4520为二进制加计数器，由两个相同的内同步4级计数器构成。
计数器级为D型触发器，具有内部可交换CP和EN线，用于在时钟上升沿或下降沿加计数。
在单个单元运算中，EN输入保持高电平，且在CP上升沿进位。
CR线为高电平时，计数器清零。
计数器在脉动模式可级联，通过将Q3连接至下—计数器的EN输入端可实现级联，同时后者的CP输入保持低电平。
引脚功能：引脚符号功能
7 、15：RESET 清0端（高电平生效）
2、10 ：ENABLE ①计数允许控制端（高电平生效）
②时钟输入端（信号下降沿触发）
1、9 ：CLOCK ①时钟输入端（信号上升沿触发）
②计数允许控制端（低电平生效）
3 4 5 6 ：Q1A-Q4A 计数输出端
11 12 13 14 ：Q1B-Q4B 计数输出端
8 ：VSS地
16 ：VDD电源正。
