物理科学与技术学院课程设计
同步十进制加法计数器设计
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集成电路设计愈发成为现代高科技的基石，尤其是芯片设计，几乎所有的电子系统都需要芯片，而在芯片逻辑功能中，计数器就显得非常重要。市场上多数同步十进制计数器多数采用JK触发器设计，而本设计采用D型主从触发器构成的同步十进制加法计数器。
本设计采用8421BCD码的编码方式来表示一位十进制数。设计中采用D型主从触发器构成T触发器来设计基本逻辑电路单元。本设计使用Microwind和Dsch软件完成原理图和版图设计。采用D型主从触发器，优化了同或门电路，大大减少MOS管数量，节省了版图面积，提高芯片性能。
关键词：同步十进制加法计数器Microwind Dsch D触发器T触发器
The integrated circuit design increasingly becomes the modern high tech the cornerstone, particularly the chip design, the nearly all electronic system needs the chip, but in the chip logical function, the counter appears very important. In the market the most synchronization decade counter uses the JK trigger design most, but this design uses D main the synchronized decimal base addition counter which constitutes from the trigger to compare the JK trigger to be possible to omit 80 MOS tubes.
This design uses 8421BCD the code the encoding method to express a decimal digit. In the design uses D main to constitute the T trigger from the trigger to design the basic logic circuit unit. This design uses Microwind and the Dsch software completes the schematic diagram and the domain design. Uses D main from the trigger, optimized the same or gate electric circuit, reduces the MOS tube quantity greatly, has saved the domain area, enhances the chip performance.
Keywords: Synchronized decimal base addition counter Microwind Dsch
D trigger T trigger
目录
摘要 (1)
Abstract (2)
第一章绪论 (5)
一、集成电路的概念 (5)
二、集成电路发展历史 (5)
三、集成电路分类 (5)
（一）按器件结构类型分类 (5)
（二）按集成度分类 (5)
（三）按使用的基片材料分类 (6)
（四）按电路的功能分类 (6)
（五）按应用领域分类 (6)
四、集成电路的设计 (6)
（一）什么是集成电路设计 (6)
（二）设计流程 (6)
（三）设计方法 (8)
第二章软件使用 (9)
一、Microwind3.1与Dsch 2.0简介 (9)
二、Microwind版图设计软件使用 (9)
（一）进入Microwind (9)
（二）实例：设计CMOS反相器 (10)
三、Dsch 原理图软件使用 (14)
第三章同步十进制加法计数器设计 (18)
一、同步十进制加法计数器设计思路 (18)
（一）CMOS电路的特点 (18)
（二）设计分析 (18)
（三）真值表 (19)
（四）驱动方程 (19)
二、同步十进制加法计数器设计及仿真 (20)
（一）传输门设计仿真 (20)
（二）反相器设计仿真 (22)
（三）D触发器的设计仿真 (24)
（四）同或门设计仿真 (25)
（五）由D触发器、同或门构成T触发器及其仿真 (27)
（六）二输入与门设计及其仿真 (28)
（七）AOA211设计仿真 (30)
三、同步十进制加法计数器模块设计优化 (32)
（一）同或门设计优化仿真 (32)
（二）T触发器设计优化仿真 (34)
四、同步十进制加法计数器原理图构成及仿真 (35)
（一）同步十进制加法计数器原理图： (35)
（二）同步十进制加法计数器原理图仿真 (37)
（三）同步十进制加法计数器原理图仿真波形 (39)
五、生成版图以及版图仿真 (39)
（一）生成版图 (39)
（二）版图仿真 (41)
第四章总结 (42)
致谢 (43)
参考文献 (44)
附录Ⅰ Microwind一些重要功能 (45)
附录Ⅱ同步十进制加法计数器Verilog文件 (49)
第一章绪论
如今，集成电路已经成为现代信息社会的基石，其应用已深入到科学，工业，农业的各个领域，遍布人们生活的每一个角落集成电路设计和制造水平已经成为一个国家技术发展水平的重要标志，其重要性已为人所共知。
一、集成电路的概念
集成电路（IC：Integrated Circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，集成在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
集成电路的发明，大幅度地降低了电子产品成本，它们的尺寸奇迹般地减小，导致了家用电子计算机和手机的出现，使从前专门机构才能购置的电子装置成为公众可以使用的工具。用集成电路制造的电子装置廉价、小巧、可靠、方便，令人们对电子技术刮目相看，它们的应用迅速扩展到人类活动的众多领域，成为革新传统技术有力的手段，有效地提高了人类活动水平。
二、集成电路发展历史
1904年,弗莱明发明了第一只电子二极管(真空二极管)标志着世界从此进入了电子时代。
1907年，德福雷斯特向美国专利局申报了真空三极管的发明专利，使得电子管才成为实用的器件。
1947年12月Bell实验室肖克莱、巴丁、布拉顿发明了第一只点接触金锗晶体管，1950年肖克莱、斯帕克斯、迪尔发明单晶锗NPN结型晶体管。
1952年5月英国皇家研究所的达默提出集成电路的设想。
1958年德克萨斯仪器公司基尔比为首的小组研制出第一块由12个器件组成的相移振荡和触发器集成电路。这就是世界上最早的集成电路，也就是现代集成电路的雏形或先驱。给电子产业带来了一场革命，并为无数的其它发明铺平了道路。
2000年的10月10日，七十七岁的杰克．基尔比（Jack S. Kilby）获得2000年的诺贝尔物理学奖。
三、集成电路分类
根据集成电路的器件结构类型，集成规模，使用的基片材料，电路的功能以及应用的领域，对集成电路分类的结果如下所示：
（一）按器件结构类型分类
按器件的结构类型，通常将其分为双极（Bipolar）集成电路，金属氧化物半导体（MOS）集成电路,和双极MOS（BiMOS）集成电路。
（二）按集成度分类
集成度是指在每个芯片包含的元器件的数目。按集成度可将集成电路分为：小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（LSI），特大规模集成电路（ULSI）和巨大规模集成电路（GSI）。
（三）按使用的基片材料分类
根据制造集成电路的基片结构形式，可分为单片集成电路和混合集成电路两大类。单片集成电路是指所有的集成电路元器件都制作在同一快半导体基片上。将厚膜和薄膜电路，适当的有源元件和厚膜及薄膜电路无法实现的无源元件连接起来，封装在一起完成一定的电路功能，这样的电路通常称为混合集成电路。
（四）按电路的功能分类
按电路的功能，通常将其分为数字集成电路，模拟集成电路和数模混合集成电路三大类。
（五）按应用领域分类
按应用领域划分，集成电路可分为标准通用集成电路和通用集成电路。标准通用集成电路是指不同厂家都在同时生产的，用量极大的标准系列产品，如微处理器芯片，存储器芯片，数字信号处理芯片。专用集成电路则是根据某种电子设备中特定的技术要求而专门设计的集成电路，称为ASIC（Application Specific Integrated Circuits）。
四、集成电路的设计
（一）什么是集成电路设计
根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。
（二）设计流程
IC有两种设计路线：自底向上（Bottom-up）和自顶向下（Top-down）。
自底向上的设计路线应该说是整个IC发展的基本路线。即从工艺一开始，先进行单元设计，在精心设计好各单元后逐步向上进行功能块，子系统设计直至最终完成整个系统设计。
对于大规模的系统设计，则采用自顶向下的设计方法。设计者首先需要进行行为设计，以确定芯片的功能，性能，拟采用的工艺以及允许的芯片面积和成本等；其次进行结构设计，根据芯片的特点，将其分解为结构清晰、相互关系明确的子系统，这些子系统可能包括模拟单元和数字系统。接着是把各子单元转化成逻辑图或电路图。对模拟单元直接进行电路设计，对数字系统则先进行逻辑设计，确定逻辑正确后进一步转化成电路图。无论是模拟电路还是数字电路，电路设计阶段是与设计选用的工艺紧密相关的。设计者应该根据制造厂家提供的工艺参数，选择合适的器件模型和模拟工具，以确定电路图是否满足设计要求。
下一步就是将电路图转化成版图，即版图设计。与电路设计一样，版图设计也是同工艺密不可分的。设计者必须按照来自制造厂家的几何设计规则进行电路图的版图设计。
图1-1 IC设计的典型流程
（三）设计方法
人们把集成电路设计方法分为全定制设计方法与半定制设计方法两大类。而半定制设计方法又可细分为五种不同的设计方法，集成电路设计人员可以根据不同的要求选择各种不同的设计方法。下面对各种设计方法作简要介绍。
1、全定制设计方法（Full-Custom Design Approach）
全定制是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。
特点：精工细作，设计要求高、周期长，设计成本昂贵。
2、半定制设计方法（Semi-Custom Design Approach）
半定制设计方法又分成门阵列（GA：Gate Array）法；门海（SOG： Sea of Gates）法；标准单元（SC：Standard Cell）法；积木块（BB：Building Block）法；可编程
逻辑器件（PLD：Programmable Logic Device）设计法。
第二章软件使用
一、Microwind3.1与Dsch 2.0简介
Microwind是CMOS集成电路物理层版图(Layout)设计和性能仿真软件，它包含数字和模拟元件图库、版图编辑器、参数提取分析器及版图仿真器。使用这个软件可以十分方便地进行IC版图设计教学，对于不具备大型IC设计软件的学生是十分有用的。Micro wind具有丰富的教学信息，例如，显示PMOS和NMOS管的特性曲线、器件尺寸、工艺参数；电路中连接线的寄生参数；设计者可以方便地调节所制定的模型参数，在屏幕上直接观察模型对元件特性的影响，并交互显示辅助指导内容。
Dsch2.0为原理图生成软件，提供了原理图的导入，验证，仿真等有效工具，具有很大的使用价值。Dsch2.0还可以由原理图生成Verilog HDL方便实用。
二、Microwind版图设计软件使用
（一）进入Microwind
与Windows下的其他程序一样，软件安装以后，创建Microwind目录，然后双击“Microwind”图标就可以运行软件。如图2-1所示，主窗口由版图显示窗口、快捷图标菜单、分层调色板等几部分组成。
图2-1 原理图设计窗口
版图显示窗口中的网格以λ为单位，它通常固定为光刻工技术中最小尺寸(沟道长
度)的一半。例如在0.8 μm工艺中，λ = 0.4μm。
（二）实例：设计CMOS反相器
1、绘图命令使用
以CMOS反相器为例，通过绘制版图学习各种命令的使用。CMOS反相器包括一个NMOS及一个PMOS晶体管（左下角），如图2-2所示。
图2-2 元件添加命令
图标为绘制矩形图标，图标显示调色板。首先在调色板中选多晶硅层(红色)，然后按以下步骤绘制版图：
绘制硅栅矩形，先用鼠标点住选定的左上角，然后拖动至右下角。
释放鼠标器，即得到一定尺寸的硅栅矩形图，应使得矩形宽度最小为2λ，如图2-3所示。按右图所示的比例继续绘制硅栅层。
图2-3 硅栅层
选择调色板中N+扩散层(绿色)，按图5(下)绘制NMOS部分。选择调色板中P+扩散层(绿色，斜线)，按图2-4(上)绘制PMOS部分。
图2-4 添加扩散层
选择调色板中N-阱层，在上图所示的P扩散层周围添置N阱，如图2-5所示。
图2-5添加N阱
2、分层结构仿真
点击图标，利用鼠标画一条待观察剖面的截线，屏幕上会显示相应的分层结构图。
3、接触窗孔及金属连接线
版图中各层之间是通过SiO2薄层相互绝缘的，它们通过接触孔(Via)进行连接。Via 中灌注了金属和扩散层材料，其尺寸由设计规程确定。
Microwind提供各种预定义Via图(调色板窗口上方)，如图2-6所示。
图2-6预定义Via图
图中第一排第一个为金属-多晶硅接触孔，第二个为N有源区接触孔，第三个为P 有源区接触孔，第四个为金属1, 金属2之间的接触孔，第五个为不同金属之间的接触孔。
例如选择N+/金属接触，出现随光标移动的正方轮廓，将它固定在N+区。同样地，选择P+/金属接触将它固定在P+区。在调色板选择金属层1(蓝色)，即可引出NMOS和
PMOS的电极，如图所示。
注意：图2-7中右上角所示连接V DD。的接触点，使N区与高电平等电位。
进入仿真器前，最后的任务是定义V DD、Vss及输入和输出端。
图2-7 定义V DD、Vss
4、性能模拟
在调色板上有一组仿真器图标，如图2-8所示。
图2-8 仿真器
仍以上述反相器为例，首先将电源上部PMOS的一个P扩散层接VDD，下部NMOS的一个N扩散区接V SS，然后定义输入信号端及输出端。操作步骤如下：
如上图所示，从左至右依次是电源V DD、地Ground、时钟Clock、加入脉冲Pulse、可视节点Node Visible。点击图时钟，再点击反相器公共栅区，则出现时钟设置对话框，按要求设置脉冲宽度、周期、上升沿、下降沿等参数，以便了解预期的器件特性，如下图所示。
选择上图最右的图标，定义观察点。应注意，仅当附属的字体为斜体时，方表示该功能被激活。
当定义版图输入和输出点时，所附带的字符是可更改的，常用的方法是在图2-9所示窗口中修改“Enter the text name”框的内容。
注意：进行仿真之前，应先存储版图。进入仿真器后，可观察已定义点的电压波形、电流波形及电压转移特性。
图2-9 仿真信号定义
5、版图是否符合设计规程
点击图标，设计规程校验器(DRC：Design Rule Checker)扫描设计图，发现错误即用高亮条显示错误性质。只有符合设计规程的版图才能进一步转为制造文件。
6、参数分析
选择Analysis／Parametric Analysis，以反相器为例，点击输出点，进人参数分析界面，如图2-10所示。
图2-10 参数分析
通过左下选择框，选择分析功耗、传输延时、显示频率。点击Start Analysis按钮，可给出相应的分析结果。
7、保存
单击图标，保存版图文件，文件自动加上扩展名．Msk。
8、连线路径生成
在版图设计中，金属连接线自动生成功能将大大节省设计者的时间。Microwind具有连接线自动生成及寄生参数分析功能。
点击下图中对应图标，进入图2-11所示界面。选择所要求的条目，然后回到主窗口，点击适当的位置，即得到连接线。
图2-11 定义金属连线
三、Dsch 原理图软件使用
Dsch原理图软件使用较为简单，这里仅通过设计一与非门来说明该软件的使用。（一）打开Dsch2编辑器，单击工具栏右侧图标 Symbol Library，打开元件库。
如图2-12所示：
图2-12 版图编辑窗口
（二）从元件库中调入nmos和pmos晶体管，按所需的逻辑电路图排列，图2-13。
图2-13 MOS管的调用
（三）按与非门逻辑连接电路图，并从库中调入电源，图2-14。
图2-14 电源的调用
（四）从库中调入两输入模块in1，in2，连接至电路中作为输入端，调入一发光二极管作为输出端out，仿真时高电平发光二极管发光，低电平不发光，图2-15。
图2-15 输入模块的调用
（五）现在用Dsch已经把一与非门的原理图完成了，接下来就是对原理图的仿真，点击Simulate -> Start simulation，出现仿真图，点击in1,in2矩形框中的部分会给in1,in2不同的电平输入，红色填充表示高电平，没填充表示低电平。根据与非门的逻辑输出也会跟着变化，LED亮（红色）表示输出为高电平，不亮表示输出为低电平，图2-16，图2-17。
图2-16 仿真输出“高电平”
图2-17 仿真输出低电平
在Dsch工具栏中中还有很多操作时的快捷图标如复制，移动，删除，放大及一些
软件的常用操作，这里不再累赘说明。
第三章同步十进制加法计数器设计
当前社会早以进入数字化时代，数字化的信息处理技术极大的方便了人们的生活，而数字化离不开微电子行业的发展，从而离不开数字芯片的设计。在这些芯片中，都具有要进行逻辑算数、计数等运算，进制计数器具有电路结构简单、运算方便等特点，但日常生活中我们所接触的大部分都是十进制数，特别是当二进制数位数较多时，阅读非常困难，所以有必要讨论十进制计数器。现在大多均采用JK触发器门电路来构成十进制计数器，然而事实上采用D型锁存器构成的D型主从触发器来设计同步十进制加法计数器可以大大减少芯片面积，减少延时，降低功耗，提高芯片性能。
一、同步十进制加法计数器设计思路
（一）CMOS电路的特点
CMOS电路是指采用NMOS与PMOS对称设计的电路，利用NMOS与PMOS互补特性获得良好的电路性能。
CMOS反相器有以下优点：传输特性理想，过渡区比较陡。逻辑摆幅大，VOH=V DD, VOL=0。噪声容限很大。静态功耗很小。CMOS反相器是利用p、n管交替通、断来获取输出高、低电压的，而不象单管那样为保证VOL足够低而确定p、n管的尺寸，因此CMOS 反相器是无比(Ratio-Less)电路。
CMOS反相器的缺点：所用的MOS管数量多，设计方式单一。
（二）设计分析
所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位进位时，令高位触发器的T＝0，触发器状态保持不变；当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。
在十进制计数体制中，每位数可能为0、1 … 9十个数码中的任意一个，且逢十进一。根据计数器构成原理，必须有四个触发器的状态来表示一位十进制数的四位二进制编码。而四位编码总共有十六个状态，所以必须去掉其中六个状态。一般考虑去掉1010~1111六个状态，即采用8421BCD码的编码方式来表示一位十进制数。
（三）真值表
根据设计思路可列出同步十进制加法计数器的真值表如下表所示：
（四）驱动方程
由于本设计采用D型主从触发器构成的T触发器作为基本模块来设计电路，可根据T出发器的逻辑状态特性以及上图所示的真值表得到如下的十进制计数器驱动方程：
T0 = 1
T1 = Q0Q3’
T2 = Q0Q1
T3 = Q0Q1Q2+Q1Q3
即： Q0* = Q0’
Q1* = Q0Q3’Q1’ + (Q0Q3’)’Q1
Q2* = Q0Q1Q2’ + (Q0Q1’)Q2
Q3* = (Q0Q1Q2+Q0Q3)Q3’+(Q0Q1Q2+Q0Q3)’Q3
成绩评定表
课程设计任务书
摘要 本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。 首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。 关键词：计数器；VHDL语言；仿真；触发器。
目录 一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24)
一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。 二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。 在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图
同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：
认识常见计数器 读一读： 集成计数器的分类 集成计数器的分类如下。 (1) 按数的进制分类 二进制计数器是指按二进制数的运算规律进行计数的电路。例如74LS161为集成4位二进制同步加法计数器，其计数长度为16。 十进制计数器是指按十进制数的运算规律进行计数的电路。例如CC4518为集成十进制同步加法计数器，其计数长度为10。 任意进制计数器是指二进制计数器和十进制计数器以外其它进制计数器统称为任意进制计数器。如十二进制计数器和六十进 制计数器等。 (2) 按计数时触发器的状态是递增还是递减分类 加法计数器、减法计数器和可逆计数器。图5-15、5-16分别为十进制加法、减法计数器的状态转换图。 Q D Q C Q B Q A 0000 0110 0001 0111 0010 0011 0101 0100 1000 1001 图5-15 十进制加法计数器状态转换图 Q D Q C Q B Q A 1001 0011 1000 0010 0111 0110 0100 0101 0001 0000 图5-16 十进制减法计数器状态转换图 (3) 按计数器中触发器的翻转是否同步分类 同步计数器和异步计数器。 (4) 按计数器中使用的开关元件类型分类 TTL 计数器和CMOS 计数器。TTL 计数器中电路元件均为晶体 管，而CMOS 计数器中电路元件均为场效应管。
读一读： 计数器是一种能累计脉冲数目的数字电路，在计时器、交通信号灯装置、工业生产流水线等中有着广泛的应用。 计数器电路是一种由门电路和触发器构成的时序逻辑电路，它是对门电路和触发器知识的综合运用。计数器是用以统计输入时钟脉冲CP个数的电路。计数器不仅可以用来计数，也可以用来作脉冲信号的分频、程序控制、逻辑控制等。计数器的种类很多，按计数器中触发器的翻转情况，分为同步计数器和异步计数器两种。按照计数值增减情况，可以分为加法计数器、减法计数器和可逆计数器。计数器也有TTL和CMOS不同类型系列产品。计数器累计输入脉冲的最大数目为计数器的模，用M表示，如十进制计数器又可称为模为10的计数器，记作M=10； 触发器有两个稳定状态，在时钟脉冲作用下，两个稳定状态可相互转换，所以可用来累计时钟脉冲的个数。用触发器构成计数器的原理是触发器的状态随着计数脉冲的输入而变化，触发器状态变化的次数等于输入的计数脉冲数。 读一读： 四进制计数器 四进制计数器能累计4个时钟脉冲，有4个有效状态，因此用两个JK触发器就能构成四进制计数器。如图5-8所示为用两个JK触发器构成的四进制同步加法计数器的逻辑图。 JK触发器构成四进制同步加法计数器逻辑图 图5-8中J0=K0=1时，根据JK触发器的逻辑功能可知，左边的触发器在CP上升沿作用下，具有翻转的功能；J1=K1=Q0，当Q0=0时，右边的触发器状态保持不变，当Q0=1时，右边的触发器状态在CP上升沿作用下，具有翻转的功能。于是得到图5-9所示电路的状态转换真值表5-3。 根据状态转换真值表5-3画出状态转换图5-9，由图5-9可知该电路实现了四进制加法计数器的逻辑功能。 电路的状态转换真值表
如何改进六进制记数器设计的方法 ---私立华联学院电子信息工程系龙志 摘要：本文主要通过对同步十进制加法计数器74LS160实现六进制计数器的的常规设计分析,进而研究并实现对六进制计数器的改进设计,本设计主要是对74LS160的异步复位端进行分析设计,使用74LS160能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使异步复位信号能够持续足够长的时间，从而使74LS160能够从0110这一状态复位变为0000状态,成功得竞争结果，实现我的设计思想。 关键字：同步计数器、加法计数器、触发器、计数脉冲、异步复位、预置数 引言：任何一个数字系统几乎都包含计数器。计数器不仅可以用来计数，也可用来定时、分频和进行数字运算。所谓计数，就是计算输入脉冲的个数，而计数器就是实现计数功能的时序部件。计数器的种类很多。按照组成计数器各触发器的状态转换所需CP是否来自统一的计数脉冲，可以分为同步计数器和异步计数器；按照计数数值的增减情况可以分为加法计数器、减法计数器和可逆计数器；按照计数进位制不同可分为二进制计数器、十进制计数器和任意进制计数器；按照集成工艺不同可分为双极型计数器和单极型计数器。另外，计数器既有中规模集成组件，也可以用小规模集成电路组成。 正文：除了计数功能外，计数器还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。 同时我们也知道计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分。 计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用置数控制端或清零端,让电路跳过某些状态来获得N进制计数器。下面我举自己设计的用同步十进制加法计数器74LS160构成一个六进制计数器。
成绩评定表 学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法 计数器 评语 组长签字： 成绩 日期20 年月日
课程设计任务书 学院信息科学与工程学院专业通信工程 学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110） 实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110） 工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计 方法的优缺点 第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。 指导教师： 201 年月日专业负责人： 201 年月日 学院教学副院长： 201 年月日
摘要 本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。 关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境
河南科技学院新科学院电子课程设计报告 题目：六位十进制计数显示器 专业班级：电气工程及其自动化113班 姓名：吕志斌 时间：2013.05.27 ～2013.06.05 指导教师：邵锋张伟 完成日期：2013年06月05 日
6位十进制计数显示器设计任务书 1．设计目的与要求 设计6位十进制计数显示器电路，要认真并准确地理解有关要求，独立完成系统设计，要求所设计的电路具有以下功能： （1）能够实现0-999999的计数并显示； （2）具备计数数据的锁存功能； （3）采用数码管显示； （4）具备复位清零功能。 2．设计内容 （1）画出电路原理图，正确使用逻辑关系； （2）确定元器件及元件参数； （3）电路仿真； （4）SCH文件生成与打印输出； （5）PCB文件生成与打印输出。 3．编写设计报告 写出设计的全过程，附上有关资料和电路图，有总结体会。 4．答辩 在规定时间内，完成叙述并回答问题。 目录 1.引言 (1) 2.总体设计方案 (1)
2.1设计思路 (1) 2.2总体设计框图 (1) 3.设计原理分析 (1) 3.1计数器所用元器件74LS47 (1) 3.2译码显示电路所用器件 (3) 3.3译码显示电路工作原理分析 (4) 3.4锁存电路工作原理及器件 (4) 4.调试与仿真 (4) 5.体会与总结 (5) 参考文献 (5) 附录1仿真图 (6) 附录2原理图 (7)
6位十进制计数器设计 摘要：本文为完成六位十进制计数显示电路设计的完整过程，该电路是一种具备锁存复位清零功能的显示电路。具有结构简单，原理清晰的特点。 关键词：计数锁存复位 74LS47 74LS161 74LS93 74LS162 1引言 计数器的计数范围不够广，功能不太完善。在一些要求计数显示的场合需要较宽的计数范围，随着大规模集成电路的发展，数字技术显示技术也在不断的更新替换。然而，一些有时也需要一些专用的功能键。六位十进制显示器是一种能直接用数字显示范围且计数范围为0-999999的脉冲计数仪表，通过计数显示器将输入脉冲信号转换为对等的四位BCD码，再进入译码器将其转换为其位二进制数，最后经过驱动电路输入到七段式数字显示器显示十进制数。 2总体设计方案 本设计用74LS161芯片完成计数译码功能和锁存功能，将他们分别作为输入端接入74LS47译码，然后接入七段显示器完成显示功能。通过逻辑与非门与下一级的脉冲输入端完成进位，用开关KA.,KB分别控制复位清零和锁存。 2.1设计思路 本设计用六块74LS161来实现0-999999计数功能和完成锁存功能。将他们作为输入端接入6块74LS47芯片完成译码显示功能，用开关KA控制74LS161芯片的CLR端和CLK端来控制计数器清零和下一位的进位功能。 2.2总体设计框架图 该电路输入脉冲先进入计数电路然后再进入译码电路，同时计数与电路给下一位输入脉冲，计数器经过译码器译码，然后由LED数码管显示 (总体设计框架如图1)。 3设计原理分析 3.1计数器所用元器件74LS161 本设计计数器所用芯片为74LS161（图2）。该芯片A~D可以预置数，CLK端为脉冲接入端并由QA-QD完成输出（上升沿有效）。CLR为异步清除输出端（低电平有效），CEP 和CET为技术控制端，/PE为同步并行置入控制端（低电平有效）可以完成置数清零功能，在本设计中CLR接开关KA与一个
安庆师范大学2014级单片机原理与应用 课程设计报告 课题名称4位数加法计算器的设计姓名吴昊天、伍浩然、王鹏、万吉 学号070814018 070814008 070814005 070814001 院、系、部计算机学院物联网工程 专业物联网工程 指导教师汪文明 2016 年6月6日
一、设计任务及要求：设计任务： 1、通过4*4矩阵键盘输入数字及运算符； 2、可以进行4位十进制数以内的加法预算。如果计算结果超出四位数，则全部显示 “ E ； 3、可以进行加减乘除所有运算； 4、添加其他功能。 要求： 首先进行预设计，根据设计的任务要求，先确定设计的硬件电路方案，然后进行硬件电路的初步设计，在计算机上画出硬件电路图，在老师的指导下进行修正硬件电路图，并对所涉及的参数进行计算。 在确定硬件的基础上，要进行软件的总体设计，包括软件主流程的设计以及各子程序的设计，同时，要写出详细的操作说明，如时间的调整方法，显示窗口的时间切换等，以配合软件的设计。 然后进入硬件的调试及编程工作，设计组内的同学可根据任务分工，有调试硬件各功能模块的，如键盘子程序、显示子程序等，有进行整体程序的编制的，各模块的编制过程中要注意资源的衔接。 最后进入联机调试，联机调试的原则也要采用分步走的原则，各个功能模块要逐步套入，通过一个再增加一项功能，从而达到设计的总体要求，不要上来编制个最大的程序，最后无法查找错误。 最后写出设计报告。 指导教师签名： 2016年6月6日 、成绩 指导教师签名： 年月曰 一、绪言 (1)
二、系统设计 (1) 2.1设计任务 (1) 2.2方案比较与论证 (1) 2.2.1系统整体流程图 (2) 222单片机的选择方案论证 (2) 2.2.3键盘选择方案论证 (2) 2.2.4显示模块的选择方案论证 (2) 2.2.5蜂鸣器的选择方案论证 (2) 三、硬件电路设计 (2) 3.1计算器的控制电路图 (2) 3.2矩阵键盘的设计................................................ (3) 3.3 LCD1602显示电路的设计 (3) 3.4蜂鸣器驱动电路的设计 (4) 3.5主要元器件选择 (4) 四、程序流程图 (5) 五、c语言程序设计 (5) 六、计算器的仿真 (19) 6.1Keil 调试 (19) 6.2Proteus 调试 (19) 七、结束语 (20) 八、参考文献 (21) 一、绪言 近年来随着科技的飞速发展，单片机的应用正在不断地走向深入，同时带动传统控制检测日
十进制加减法计数器 1.实验要求 （1）在Modelsim环境中编写十进制加减法计数器程序； （2）编译无误后编写配套的测试程序； （3）仿真后添加信号，观察输出结果。 2.设计程序如下 module decade_counter #(parameter SIZE=4) (input clock,load_n,clear_n,updown, input [SIZE-1:0]load_data, output reg [SIZE-1:0]q ); always @(negedge load_n,negedge clear_n,posedge clock) if (!load_n) q<=load_data; else if (!clear_n) q<=0; else //clock??? if(updown) q<=(q+1)%10; else begin if(q==0) q<=9; else q<=q-1; end endmodule 3.测试程序如下 `timescale 1ns/1ns module test_decade_counte; reg clock,load_n,clear_n,updown; reg [3:0]load_data; wire [3:0]q; decade_counter T1(clock,load_n,clear_n,updown,load_data,q); initial begin clock=0;clear_n=0;
#30 clear_n=1;load_n=0;load_data=7; #30 load_n=1;updown=0; #300 updown=1; #300 updown=0; #300 updown=1; #300 $stop; end always #10 clock=~clock; always @(q) $display("At time%t,q=%d",$time,q); endmodule 4．波形如下 5.测试结果如下 # At time 0,q= 0 # At time 30,q= 7 # At time 70,q= 6 # At time 90,q= 5 # At time 110,q= 4 # At time 130,q= 3 # At time 150,q= 2 # At time 170,q= 1 # At time 190,q= 0 # At time 210,q= 9 # At time 230,q= 8 # At time 250,q= 7 # At time 270,q= 6 # At time 290,q= 5 # At time 310,q= 4 # At time 330,q= 3
十进制计数器设计
十进制计数器设计 一、实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习十进制计数器的设计、仿真，掌握计数器的工作原理。 二、实验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0；当EN=1，且在时钟CLK的上升沿时刻LOAD=0，4位输入数据DATA被加载，但如果此时时钟没有上升沿，尽管出现了加载信号LOAD=0,依然未出现加载情况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9时进行输出高电平。 三、实验任务：在Quartus II上将设计好的程序进行编辑、编译、综合、适配、仿真，从时序仿真图中学习计数器工作原理，了解计数器的运行情况及时钟输入至计数器数据输出的延时情况。 四、实验步骤： （一）、建立工作库文件和编辑设计文件 任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的
洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016
十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is
port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;
六十进制计数器 设计报告 姓名： 学号： 班级：13电气工程1班 系别：自动化工程系 指导教师： 时间： 2015-1-10
目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)
◆1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计 时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述
EDA实验报告
实验14选1数据选择器的设计 一、实验目的 1．学习EDA软件的基本操作。 2．学习使用原理图进行设计输入。 3．初步掌握器件设计输入、编译、仿真和编程的过程。 4．学习实验开发系统的使用方法。 二、实验仪器与器材 1．EDA开发软件一套 2．微机一台 3．实验开发系统一台 4．打印机一台 三、实验说明 本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。 本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。 实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。学会管脚锁定以及编程下载的方法等。 四、实验要求 1．完成4选1数据选择器的原理图输入并进行编译； 2．对设计的电路进行仿真验证； 3．编程下载并在实验开发系统上验证设计结果。 五、实验结果 4选1数据选择器的原理图： 仿真波形图：
管脚分配：
实验2 四位比较器 一、实验目的 1．设计四位二进制码比较器，并在实验开发系统上验证。 2．学习层次化设计方法。 二、实验仪器与器材 1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明 本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和 0123B B B B ，输出为M （A=B ），G （A>B ）和L （A设计一个四位二进制计数器
1、要求：设计一个四位二进制计数器，将计数结果由数码管显示，显示结果为十进制数。数码管选通为低电平有效，段码为高电平有效。 分析：VHDL 描述包含五部分：计数器、将四位二进制数拆分成十进制数的个位和十位、二选一的数据选择器、七段译码、数码管选通控制信号 线定义为信号 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter3 is Port ( clk:in STD_LOGIC; clk1 : in STD_LOGIC; clr : in STD_LOGIC; en : in STD_LOGIC; co : out STD_LOGIC; scanout:out std_logic_vector(1 downto 0); ledout:out std_logic_vector(6 downto 0)); end counter3; architecture Behavioral of counter3 is signal cnt:std_logic_vector(3 downto 0); signal cnt1:std_logic_vector(3 downto 0); signal cnt2:std_logic_vector(3 downto 0); signal hex:std_logic_vector(3 downto 0); signal scan:std_logic_vector(1 downto 0); en clr
学院信息学院专业通信工程姓名陈洁学号02 设计题目数字系统课程设计 内容四位二进制加法计数器 技术参数和要求0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111→0000 缺0100→0101 设计任务 1.按要求设计VHDL程序， 2.在Xinlinx Ise环境中运行程序并输出仿真波形。 工作进度和安排第18周： 1.学习Xinlinx Ise软件知识，熟悉软件相关操作； 2.学习multsim软件知识，熟悉其在画逻辑电路时的应用； 3.查阅相关资料，学习时序逻辑电路设计知识。 第20周： 1.按要求编写程序代码，； 2.运行并输出仿真波形； 3.程序下载到电路板测试； 4.利用multsim软件，设计时序电路； 5.运行并验证结果； 6.撰写报告。 指导教师（签字）： 年月日学院院长（签字）： 年月日
目录 一．数字系统简介 (3) 二．设计目的和要求 (3) 三．设计内容 (3) 四．VHDL程序设计 (3) 五．波形仿真 (11) 六. 逻辑电路设计 (12) 六．设计体会 (13) 七．参考文献 (13)
一．数字系统简介 在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。VHDL这种工业标准的产生顺应了历史潮流。 二．设计目的和要求 1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规 模芯片的使用方法。 2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。三．设计内容 四位二进制加计数，时序图如下： 0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。由JK触发器组成4位异步二进制加法计数器。 四．VHDL程序设计 四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0） LIBRARY IEEE; USE entity count10 is PORT (cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="0011" THEN count <="0110"; ELSE count <= count +1; END IF; end if; END PROCESS; q<= count; end Behavioral;
西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海
指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)
第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter
实验1 十进制加减法计数器 实验地点：电子楼218 实验时间：2012年10月19日指导老师：黄秋萍、陈虞苏 实验要求：设计十进制加减法计数器，保留测试程序、设计程序、仿真结果 1.设计程序： module count(EN,CLK,DOUT,F,RST); input EN,CLK,F,RST; output [3:0]DOUT; reg [3:0]DOUT; always@(posedge CLK) begin :abc if(EN) if(!RST) if(F) begin :a DOUT=DOUT+1; if(DOUT==10) DOUT=0; end //END A else begin :b DOUT=DOUT-1; if(DOUT==15) DOUT=9; end else DOUT=0; else DOUT=DOUT; end endmodule 2.测试程序 `timescale 10ns/1ns module test_count; wire [3:0] DOUT; reg EN,F,RST,CLK; count M(EN,CLK,DOUT,F,RST); initial begin :ABC CLK=0; EN=0;
RST=1; F=1; #100 EN=1; #200 RST=0; #1500 F=0; #3000 $stop; end always #50 CLK=~CLK; initial $monitor("EN=%b,F=%b,RST=%b,DOUT%D",EN,F,RST,DOUT); endmodule 3.测试结果 # EN=0,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT 0 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=1,RST=0,DOUT 6 # EN=1,F=1,RST=0,DOUT 7 # EN=1,F=1,RST=0,DOUT 8 # EN=1,F=1,RST=0,DOUT 9 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 4 # EN=1,F=0,RST=0,DOUT 3 # EN=1,F=0,RST=0,DOUT 2 # EN=1,F=0,RST=0,DOUT 1 # EN=1,F=0,RST=0,DOUT 0 # EN=1,F=0,RST=0,DOUT 9 # EN=1,F=0,RST=0,DOUT 8 # EN=1,F=0,RST=0,DOUT 7 # EN=1,F=0,RST=0,DOUT 6 # EN=1,F=0,RST=0,DOUT 5