四选一数据选择器

实验一四选一数据选择器的设计实验目的：设计并实现一个四选一数据选择器，可以将四个输入信号中的一个作为输出信号进行传递。

实验原理：四选一数据选择器是多路选择器的一种，主要由输入端、控制端和输出端组成。

输入端有四个信号输入线，控制端有两个控制输入线，输出端有一个信号输出线。

通过控制输入线的不同组合，可以选择其中一个输入信号传递到输出端。

实验材料与器件：1.1片74LS153(二选四数据选择器)芯片2.4个开关按钮3.连接线4.电源线5.示波器（可选）实验步骤：1.连接电路：a. 将芯片74LS153的Vcc引脚连接到正极电源线，将GND引脚连接到负极电源线。

b.将芯片的1A、1B、2A、2B四个输入引脚分别连接到四个开关按钮。

c.将芯片的S0、S1两个控制输入引脚分别连接到两个控制开关按钮。

d.将芯片的Y输出引脚连接到输出信号线。

e.将电源线接入电源插座，通电。

2.设置控制输入：a.初始状态下，所有控制输入引脚都为低电平状态。

b.可以通过控制两个开关按钮的开关状态来改变控制输入引脚的电平。

3.输出结果观测：a.打开示波器，将其输入端连接到芯片的输出引脚，设置为观测模式。

b.通过改变控制输入的电平状态，可以选择不同的输入信号进行输出。

c.观察示波器上的输出信号波形，确保输出信号与选择的输入信号一致。

4.实验记录：a.记录不同控制输入状态下的输入信号及输出信号。

b.通过对比观测结果，验证芯片的正常工作。

实验注意事项：1.连接电路时，注意电源接线正确，避免短路或电路损坏。

2.实验过程中操作电路和仪器时，保持手部干燥，并确保安全。

3.实验完成后，关闭电源，将电路和仪器恢复原状，并整理实验记录。

4.若没有示波器，可以通过观察输出信号线连接的LED灯的亮灭来判断输出信号的状态。

实验结果与讨论：在实验中，我们设计并实现了一个四选一数据选择器，并通过改变控制输入的电平状态来选择不同的输入信号进行输出。

通过观察观测结果，我们可以发现当控制输入引脚的电平状态为低-低时，选择1A作为输出；当为低-高时，选择1B作为输出；当为高-低时，选择2A作为输出；当为高-高时，选择2B作为输出。

双4选1数据选择器实现8选1真值表一、任务介绍在数字电路设计中，数据选择器是一种常见的逻辑电路元件，用于从多个输入数据中选择一个输出。

双4选1数据选择器是一种特殊的数据选择器，它具备两组输入数据，每组包含4个输入信号，从而实现8选1的选择功能。

本文将深入探讨双4选1数据选择器的原理和真值表实现。

二、双4选1数据选择器原理双4选1数据选择器的原理基于逻辑门的组合，常见实现方式是使用与门（AND）、或门（OR）、非门（NOT）和选择门（MUX）。

以下是双4选1数据选择器的标准逻辑图：____ _______A0 ----| \ | || AND |----A| |A1 ----|____/ _______ OR |--------- Y| |_____|B0 ------------| || MUX |B1 ------------| ||_______|其中，A0、A1为第一组输入信号，B0、B1为第二组输入信号，Y为输出信号。

AND门用于生成选择信号A，OR门用于生成选择信号B，MUX门根据选择信号实现8选1的功能。

三、双4选1数据选择器真值表分析根据双4选1数据选择器的原理，可以得到其真值表。

由于该选择器具备8个输入和1个输出，总共有256种输入组合，我们将根据选择器的功能特点进行真值表的分析。

1. 选择信号A与选择信号B的关系双4选1数据选择器的第一组输入信号（A0、A1）和第二组输入信号（B0、B1）分别生成选择信号A和选择信号B。

根据逻辑电路的定义，选择信号A和选择信号B只能有一个为1，即A+B=1。

因此，我们可以根据选择信号的取值进行划分。

•当A=0，B=1时，第一组输入信号为数据输入，第二组输入信号为选择信号，此时选择器将根据第二组输入信号的取值选取相应的数据作为输出。

•当A=1，B=0时，第一组输入信号为选择信号，第二组输入信号为数据输入，此时选择器将根据第一组输入信号的取值选取相应的数据作为输出。

电学实验报告模板实验原理数据选择器的功能类似一个单刀多掷开关,如图1所示。

数据选择器在地址码的控制下，从多路数据输入中选择其中一个并将其送到一个公共的输出端。

图1 数据选择器示意图1. 4选1数据选择器图2 4选1数据选择器及其逻辑图2所示为4选1数据选择器及其逻辑。

该电路有4路输入数据和为地址输入。

为使能控制端，当时，数据选择器正常工作；当时，数据选择器的输出被锁定在“0”，不能选择。

由图2（b）可以得到该数据选择器的逻辑函数式为(1)2. 用4选1数据选择器扩展成8选1数据选择器8选1数据选择器有8路数据输入，3位地址输入。

如果用4选1数据选择器实现8选1，需要2片4选1数据选择器，如图所示。

其中,是通过4选1数据选择器的使能控制端接入的。

由图5并根据式（1），可以得到显然实现了8选1的逻辑功能。

图5 用4选1数据选择器扩展成8选1数据选择器实验仪器实验内容及步骤1. 测试和验证74HC153的逻辑功能（1）集成电路芯片74HC153引脚图74HC153是双4选1数据选择器，芯片内部包含两个独立的、完全相同的4选1数据选择器。

图7-5所示为引脚图。

每一个4选1数据选择器都设置了一个使能控制端。

两个4选1数据选择器共享地址输入端。

图6 74HC151引脚图（2）测试和验证74HC153的逻辑功能按图7连接电路。

实验数据记录在表7-1。

验证74HC153的逻辑功能。

图7 测试74HC151的逻辑功能实验电路表1（3）用一片74HC153扩展成8选1数据选择器图8 74HC153扩展成8选1数据选择器实验电路按图8连接电路。

实验数据记录在表2。

验证电路的逻辑功能。

表2实验结果及分析1.实验结果2.分析该实验结果表明74HC153元件实现了4选1的数据选择功能74HC153与74LS00两个4选1数据选择器拓展实现了8选1的逻辑功能实验结论1.74HC153具有4选1逻辑功能，能够实现数据选择，其有4路输入数据D0、D1、D2、D3，A0、A1为地址输入，为使能控制端，当时，数据选择器正常工作；当时，数据选择器的输出被锁定在“0”，不能选择。

verilog4选一数据选择器原理(一)Verilog中的4选1数据选择器简介在数字电路中，数据选择器是一种常见的电路组件，用于从多个数据输入中选择一个输出。

Verilog是一种硬件描述语言，广泛用于数字电路的设计和仿真。

本文将介绍Verilog中的4选1数据选择器的原理和实现方法。

原理4选1数据选择器有4个输入和1个输出。

根据选择信号，从4个输入中选择一个输入作为输出。

选择信号是2位的二进制数，共有4种可能的状态，每种状态对应一个输入。

当选择信号为00时，输出为第一个输入；当选择信号为01时，输出为第二个输入；当选择信号为10时，输出为第三个输入；当选择信号为11时，输出为第四个输入。

逻辑电路图以下是4选1数据选择器的逻辑电路图：______S0 ----| || |S1 ----| |----- Y|______|Verilog实现下面是实现4选1数据选择器的Verilog代码示例：module mux4to1 (input [3:0] D, input [1:0] S, outpu t Y);assign Y = (S[1] & S[0] & D[3]) | (S[1] & ~S[0] & D [2])| (~S[1] & S[0] & D[1]) | (~S[1] & ~S[0] & D[0]);endmodule在上面的代码中，D是4个输入的信号线，S是选择信号线，Y是输出信号线。

根据选择信号的不同状态，使用逻辑运算符进行输入的选取，然后将结果输出到输出信号线Y上。

仿真测试为了验证4选1数据选择器的正确性，可以进行仿真测试。

以下是一个简单的测试示例：module test_mux4to1;// Declare signalsreg [3:0] D;reg [1:0] S;wire Y;// Instantiate the modulemux4to1 mux (D, S, Y);// Stimulusinitial begin// Test case 1D = 4'b0001; S = 2'b00; // Expect Y to be 0 #10;// Test case 2D = 4'b0001; S = 2'b01; // Expect Y to be 0 #10;// Test case 3D = 4'b0001; S = 2'b10; // Expect Y to be 0 #10;// Test case 4D = 4'b0001; S = 2'b11; // Expect Y to be 1 #10;$finish;endendmodule上述代码中，D和S是输入信号，Y是输出信号。

四选一数据选择器源程序Library ieee;Use ieee.std_logic_1164.all;Entity mux4_2 isPort (din: in std_logic_vector(3 downto 0); a,b : in std_logic;S: out std_logic);End;Architecture with_when of mux4_2 is Signal sel : std_logic_vector(1 downto 0); BeginSel<=a&b;S<=din(0) when sel=“00”elsedin(1)when sel= “01” elsedin(2)when sel= “10” elsedin(3);---见程序说明。

Architecture with_select of mux4 isSignal sel :std_logic_vector（1 downto 0）; beginsel<=a&b;with sel selects<=din(0) when “00”,s<=din(1) when “01”,s<=din(2) when “10”,s<=din(3) when “11”,…Z‟when others;End;程序说明：1.本程序中含有两个结构体，with_when和with_select,max+plus软件系统自动执行几何位置处于最后的机构体with_select.2.结构体with_when是用并行条件信号赋值语句描述四选一数据选择器。

注意，最后一个输出din(3)不含有when子句；在s表达式中只有一个分号（；）。

3.结构体with_select.是用并行选择信号赋值语句描述四选一数据选择器。

注意，选择信号赋值语句中选择条件与case语句相似，不允许条件重叠和涵盖不全。

实验二4选1数据选择器的设计实验二 4选1数据选择器的设计实验学时：2学时实验类型：设计实验要求：必做一、实验目的通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。

二、实验原理数据选择器又叫“多路开关”。

数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。

数据选择器的功能类似一个多掷开关。

数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。

数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。

图1 4选1数据选择器原理图图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。

三、实验内容设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。

四、实验步骤1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。

并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。

2）保存好原理图文件，以mux41.gdf为文件名保存在工程目录中。

执行Compiler 命令对设计文件进行编译。

执行Create Default Symbol命令，可为4选1数据选择器生成一个元件符号。

3）在波形编辑方式下，编辑mux41.gdf的波形文件，并完成输入信号d3,d2,d1和d0，控制信号s1和s0电平的设置。

波形文件编辑结束后以mux41.scf为波形文件名存盘。

执行仿真器Simulator命令，仿真开始，观察仿真波形进行设计电路的功能验证。

五、实验结果1. 4选1数据选择器的逻辑功能及真值表2.仿真波形。

使用if_then语句来描述四选一数据选择器library ieee;use ieee.std_logic_1164.all;entity ze isport(s0,s1 : in std_logic;a,b,c,d : in std_logic;y:out std_logic);end ze;architecture ab of ze issignal s: std_logic_vector(1 downto 0); begins<=s1&s0;process(s)beginif s<="00" then y<=a;elsif s<="01" then y<=b;elsif s<="10" then y<=c;else y<=d;end if;end process;end ab;使用case语句来描述四选一数据选择器library ieee;use ieee.std_logic_1164.all;entity xuan isport(s0,s1 : in std_logic;a,b,c,d : in std_logic;y:out std_logic);end xuan;architecture ab of xuan issignal s: std_logic_vector(1 downto 0);begins<=s1&s0;process(s)begincase s iswhen "00"=> y<=a;when "01"=> y<=b;when "10"=> y<=c;when "11"=> y<=d;when others=>null;end case;end process;end ab;使用when_else语句来描述四选一数据选择器library ieee;use ieee.std_logic_1164.all;entity xuan isport(s0,s1 : in std_logic;a,b,c,d : in std_logic;y:out std_logic);end xuan;architecture ab of xuan issignal s: std_logic_vector(1 downto 0);begins<=s1&s0;y<=a when s<="00" elseb when s<="01" elsec when s<="10" elsed ;end ab;。

四选一数据选择器11微电子黄跃1117426021【实验目的】1．四选一数据选择器，2．学习V erilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具modelsim的使用方法；【实验内容】1. 实现四选一数据选择器的“V erilog ”语言设计。

2. 设计仿真文件，进行验证。

【实验原理】数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。

其主要功能是从多路数据中选择其中一路信号发送出去。

所以它是一个多输入、单输出的组合逻辑电路。

4选1数据选择器的元件符号如图一所示，其中D0、D1、D2、D3是4位数据输入端，A0和A0是控制输入端，Y是数据输出端。

当A1A0=00时，输出Y=D1；A1A0=01时，Y=D1；A1A0=10时，Y=D2；A1A0=11，Y=D3。

由真值表写出输出逻辑表达式301201101001)()()()(D A A D A A D A A D A A F +++=由逻辑表达式做出逻辑电路图。

【程序源代码】module mux4_1(sel,in,out);input [1:0] sel;input [3:0] in;output out;reg out;always@(sel or in) begincase ({sel[1],sel[0]})2'b00: out=in[0];2'b01: out=in[1];2'b10: out=in[2];2'b11: out=in[3];default: out=1'bx;endcaseendEndmodule测试程序代码如下：module test_mux4_1;reg [1:0] S;reg [3:0] IN;wire Y;mux4_1 M1(.sel(S),.in(IN),.out(Y));always #10 IN[0]=~IN[0];always #20 IN[1]=~IN[1];always #40 IN[2]=~IN[2];always #80 IN[3]=~IN[3];initialbegin S=1'b0;IN=4'h0;#100 $stop;endalways #10 S=S+1;endmodule【仿真和测试结果】【实验心得和体会】这次实验与上次相比有明显的进步，通过这次实验我对modelsim的应用更加得心应手，深切的体会到了verilog是一种描述性语言，这次实验总的来说是比较顺利的，但在实验过程中还是遇到了一些问题，比如端口的匹配问题，在写程序的时候误将位宽写在了变量名的后面，虽然程序能够运行但有警告，仿真波形是错误的，可见在写程序时警告有时也是致命的，这要求我们在学习的过程中思想一定要严谨！其次在做实验时一定要多想，例如在学习这门课时，书上说在模块外部输入可以是wire型或reg型，但在写程序时激励模块往往要初始化数据，所以编程时其类型往往声明为reg型，通过这个例子我明白了书上所说的有时往往是一个比较笼统的，而更多的需要我们自己去实践、探索、勤思考，只有这样我们才能把书本上的知识转化为属于我们自己的知识，才能在学习的道路上走的更远！原文已完。

四选一多路选择器原理
多路选择器是一种基本的数电器件，它具有多个数据输入端和一个控制端，通过控制端选择数据输入端的某一个输入，并将其输出。

四选一多路选择器的意思是有四个数据输入端，一个控制端，在控制端的控制下选择其中一个输入端作为输出端输出。

其实现原理是利用多个开关或传输门进行控制，将所需输入的数据传递到输出端。

在数字电路中，多路选择器是实现多种逻辑功能的重要器件之一，有着广泛的应用。

- 1 -。

根据给定的输入地址代码，数据选择器从一组输入信号中选择一个指定的组合逻辑电路，并将其发送到输出。

有时称为多路复用器或多路复用器。

基本定义
数据选择器是指选择后将多个通道的数据传输到唯一的公共数据通道的逻辑电路，称为数据选择器。

在多通道数据传输过程中，可以根据需要选择其中任意一个的电路称为数据选择器，也称为多路复用器或多路复用器。

逻辑功能
数据选择器（MUX）的逻辑功能是在地址选择信号的控制下从多个数据中选择一个数据通道作为输出信号
四分之一的原理图
图1显示了四分之一数据选择器的示意图。

在图1中，d0，D1，D2，D3是四个数据输入，y是输出，A1和A0是地址输入。

从表中可以看出，可以使用指定的代码a1a0选择四个输入数据（d0，D1，D2，D3）中的任何一个并将其发送到输出端子。

因此，数据选择器可以实现数据的多通道分时传输。

另外，数据选择器被广泛用于生成任何种类的组合逻辑功能。

在所示的电路中，如果将y视为A0，A1和d0，D1，D2，D3的函数，则可以将其写为
如果将A1和A0视为两个输入逻辑变量，并且将d0，D1，D2和D3视为第三输入逻辑变量A2的不同状态（即A2，/ A2、1或
0），则任何具有可以生成三个变量A2，A1和A0。

可以看出，具有n位地址输入的数据选择器可以产生输入变量号不超过N + 1的任何组合逻辑函数。

新疆大学实习（实训）报告实习（实训）名称：电工电子实习学院：建筑工程学院专业、班级：建环091班指导教师：报告人：学号：时间：4选1数据选择器的设计1．设计目的：（1）掌握4选1数据选择器的基本结构和工作原理；（2）掌握运用MAX+PLUSⅡ软件对4选1数据选择器的设计、分析方法；（3）对EDA技术的发展及应用有一个整体的把握；2．设计内容2.1maxplus2的认识：Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统。

使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。

设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII 把这些设计转自动换成最终所需的格式。

其设计速度非常快。

对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。

特别是在原理图输入等方面，Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合向我们学生这样的初学者使用。

2.24选1数据选择器电路的分析：（1）4选1数据选择器的原理图：图1由上图可知：输出函数：Q=S )(103012101100A A D A A D A A D A A D +++其中，A0，A1是地址输入端；D0，D1，D2，D3是数据的输入端；S 是控制开关：若S 输入的是信号是低电平，则无论数据的输入端输入的是什么信号，均不能通过，若S 输入的是信号是高电平，输出的信号Q 通过输出端Y 输出来。

（1）创建电路（2）分析： a.波形图图3-1 波形图1：为高电平i图2由两幅波形图容易知道，输出信号符合原理公式 Q=S )(103012101100A A D A A D A A D A A D +++；据此可知，所设计电路是正确的。

并且可以观察到延迟现象。

我设计的电路图存在约5.9ns 的延迟时间。

verilog4选一数据选择器原理
4选1数据选择器是一种数字电路，用于从4个输入信号中选择一个作为输出信号。

其原理如下：
1. 4选1数据选择器有4个输入端（A, B, C, D），表示4个输入信号，以及2个选择线（S0, S1），用来选择其中一个输入信号作为输出。

2. 选择线S0, S1为二进制输入线，可以表示4种可能的选择情况，即00, 01, 10, 11。

3. 根据S0, S1的不同组合，选择器将选择相应的输入信号作为输出。

对于00输入组合，选择器输出A；对于01输入组合，选择器输出B；对于10输入组合，选择器输出C；对于11输入组合，选择器输出D。

4. 选择器的输出（Y）即为所选输入信号的值。

5. 选择器的工作原理是通过对选择线进行编码，根据选择线的值来使对应的输入信号通过。

选择线的值可以通过其他计算逻辑产生，或者通过外部开关手动控制。

总结起来，4选1数据选择器可以通过选择线的二进制编码来选择4个输入信号中的一个输出。

四选一数据选择器
数据选择器(data selector) 根据给定的输入地址代码，从一组输入信号中选出指定的一个送至输出端的组合逻辑电路。

有时也把它叫做多路选择器或多路调制器。

在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关
图所示的是四选一数据选择器的原理图。

图中的D0、D1、D2、D3是四个数据输入端，Y为输出端，A1、A0是地址输入端。

从表中可见，利用指定A1A0的代码，能够从D0、D1、D2、D3这四个输入数据中选出任何一个并送到输出端。

因此，用数据选择器可以实现数据的多路分时传送。

此外，数据选择器还广泛用于产生任意一种组合逻辑函数。

在图示电路中，若将Y看成是A0、A1及D0、D1、D2、D3的函数，则可写成
图1
如果把A1、A0视为两个输入逻辑变量，同时把D0、D1、D2和D3取为第三个输入逻辑变量A2的不同状态(即A2、/A2、1或0)，便可产生所需要的任何一种三变量A2、A1、A0的组合逻辑函数。

可见，
利用具有n位地址输入的数据选择器可以产生任何一种输入变量数不大于n +1的组合逻辑函数。

其工作原理是你给A1A0一组信号比如1 0 那么就相当于给了他一个2进制数字2 也就相当于选通了D2这个输入端这个时候输出Y 输出的就是D2的信号
D2是什么Y就输出什么
输出表。