第八章 CMOS时序逻辑电路

绪论单元测试1.数字电路研究输入输出的逻辑关系，因此具有逻辑运算能力。

A:对B:错答案:A2.数字电路中，三极管工作在放大状态。

A:错B:对答案:A3.数字电路的工作信号为数字信号。

A:错B:对答案:B4.正弦波是数字信号。

A:对B:错答案:B5.电子信号可分为模拟信号和数字信号两种形式。

A:对B:错答案:A第一章测试1.下面关于数字信号描述错误的是（）A:数字信号是只具有0和1两个数码的二进制信号。

B:数字信号是离散的电压或电流信号。

C:数字信号是在时间和数值上连续变化的信号。

答案:C2.二进制数只有两个代码：0和1，因此二进制1+1=（）A:2B:1C:10D:0答案:C3.以下代码中为相邻两组码只有一位代码有差异的是（）。

A:8421BCD码B:自然二进制码C:格雷码D:余3码答案:C4.十进制数56转换成二进制等于（）。

A:111100B:110001C:110000D:111000答案:D5.逻辑运算（）。

A:B:0C:1D:A答案:A6.下列异或运算表示式中，正确的表示式是（）。

A:1⊕1=1B:0⊕1=1C:1⊕0=0D:0⊕0=1答案:B7.设A、B均为逻辑变量，则下列逻辑关系正确的是（）A:B:C:D:答案:B8.4个逻辑变量A、B、C、D组成的最小项的编号是（）。

A:m4B:m10C:m11D:m12答案:C9.使逻辑函数为1的变量取值是( )。

A:011B:001C:111D:101答案:A10.具有约束的逻辑函数化简时遵循的原则之一，每个圈中至少含一个新的（）。

A:约束项B:最小项C:与项答案:B11.用公式法化简逻辑函数答案:12.用卡诺图法化简带有约束项的逻辑函数（请注意：该题作答需要上传附件，限制50M以内）答案:13.用卡诺图法化简带有约束项的逻辑函数(请注意：该题作答需要上传附件，限制50M以内）答案:第二章测试1.数字电路正逻辑的规定是（）A:用1表示低电平，用1表示高电平。

第⼋章CMOS时序逻辑电路第⼋章CMOS时序逻辑电路第⼀节基本的双稳存储单元第⼆节锁存器和触发器第三节动态时序电路第四节移位寄存器实现存储的两种⽅式：1、存在电容上（动态）只能短时存储（毫秒量级）?需要刷新快速、简单、低功耗2、利⽤正反馈只要不断电则始终存储?利⽤了正反馈，能够再⽣常⽤于较少变化的场合，⼀般是时钟控制CombinationalLogicOutputsNext State Current StateInputsT (clock period)第⼀节基本的双稳存储单元双稳电路应⽤最⼴泛的时序电路单稳电路⾮稳电路最简单的是环形振荡器基本的双稳存储单元两个反相器的输⼊输出交叉耦合构成具有存储功能的双稳态电路只有两个稳定状态，表⽰存0和存1但这种单元⽆法实现状态控制，不实⽤第⼆节锁存器和触发器Latch-up Flip Flop （FF）锁存器－在时钟等的控制下进⾏采样和保持，透明的–透明模式，当时钟为⾼/低时，把输⼊信号传递到输出Q，电位敏感型电路触发器(边缘触发)－在时钟变化沿控制下改变状态，不透明的，采样输⼊和改变输出是分离的–边缘敏感电路，在时钟变化时对输⼊采样正沿触发: 0 →1负沿触发: 1 →0–⼀般采⽤锁存电路构成(e.g., 主从触发器)锁存器和触发器的对⽐NOR SR锁存器Q为正码输出端Q为反码输出端S为置位端R为复位端QRSQQSRQ++=++=,R、S不能同时为1NAND SR锁存器R、S不能同时为0时钟控制的NOR SR锁存器时钟为⾼时，S、R信号有效时钟为低时锁存原状态，S、R信时钟控制的CMOS JK LatchCK为低，锁存原状态，J、K没有控制作⽤，CK为⾼J、K控制端有效JK控制端消除了RS控制中的不定（禁⽌态）J＝K＝0时锁存J＝1,K＝0 置位；J＝0，K＝1 复位J=K=1,状态翻转时钟控制的CMOS D LatchS=R=D数据通过clock数据保持时钟控制的CMOS D Latch触发器FF触发器(边缘触发)－在时钟变化沿控制下改变状态，不透明的，采样输⼊和改变输出是分离的。

CMOS电路时序分析时序分析是在数字电路设计中非常重要的一部分。

它涉及到信号在电路中传输所需的时间和序列。

由于CMOS（互补金属氧化物半导体）电路在现代电子设备中广泛应用，CMOS电路时序分析成为我们需要深入了解的主题。

本文将介绍CMOS电路时序分析的基本概念、方法和应用。

一、时序分析概述时序分析是指对数字电路中信号的到达时间和电平变化进行评估和分析的过程。

它主要关注信号的到达时间、延迟和稳定性等参数。

在CMOS电路中，时序分析可以帮助我们预测电路的工作速度、确定最大工作频率以及优化电路结构。

二、CMOS电路的时序分析方法1. 时序约束时序约束是指对电路中不同组件的时延要求进行规定。

通过设置适当的时序约束，可以确保电路在工作时满足设计要求。

常见的时序约束包括最小延迟、最大延迟和脉冲宽度等。

2. 时序图时序图是用于描述不同信号在电路中的传输时间和电平变化的图形表示。

通过时序图，我们可以清晰地看到信号的到达时间、时钟边沿以及数据稳定的时间点。

时序图是CMOS电路时序分析中常用的工具。

3. 时延计算在CMOS电路中，时延是指信号从一个点到达另一个点所需的时间。

时延计算是时序分析中的重要内容之一。

通过对电路中的传输门、寄存器和线路等进行时延计算，我们可以评估整个电路的传输时间和速度。

4. 延迟优化延迟优化是指通过调整电路的结构和参数来降低电路的传输时间和延迟。

在CMOS电路中，延迟优化可以通过合理选择晶体管尺寸、布局和电源电压等方式来实现。

优化后的电路可以提高工作速度和性能。

三、CMOS电路时序分析的应用1. 时钟频率计算通过时序分析可以计算出CMOS电路的最大工作频率。

这对于设计高性能微处理器和通信芯片等关键电路至关重要。

通过合理设计电路结构和选择优化策略，可以提高电路的时钟频率。

2. 延迟敏感电路设计在某些应用中，需要设计延迟敏感的电路，如高速传输接口和高频率通信系统。

通过对CMOS电路的时序分析，可以确定延迟敏感的路径，并使用合适的技术手段来降低延迟，以确保电路的可靠性和性能。

LOGIC对扰动不敏感（2）Register寄存器为存放二进制数据的器件，通常由Latch 构成。

一般地，寄存器为边沿触发。

（3）flip-flops（触发器）任何由交叉耦合的门形成的双稳电路Register 时序参数D Q Clk T Clk D tsu Q tc-q thold注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 11 页Latch 时序参数Latch 的时序（ Timing ）参数还要考虑tD 2 D Q DQtD-qQClkClktC 2QtC 2Q寄存器（Register）2004－12－1锁存器（Latch）第 8 章 (1) 第 12 页清华大学微电子所 《数字大规模集成电路》 周润德Latch 时序参数D Q Clk正电平 Latch 时钟负边沿T Clk D tc-q PWm thold td-q tsuQ注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 13 页最高时钟频率φ FF’s LOGIC tp,comb最高时钟频率需要满足：tclk-Q + tplogic+ tsetup < T =但同时需要满足:其中tplogic = tp,comb (max) tcd:污染延时（contamination delay） = 最小延时（minimum delay）第 8 章 (1) 第 14 页tcdreg + tcdlogic > thold =2004－12－1其中清华大学微电子所 《数字大规模集成电路》 周润德研究不同时刻 （t1, t2）FF1φ (t1) LOGIC t p,combφ (t2)CLKt1tsu D tholdFF1 输入数据 应保持稳定t tsuF F2t2holdtFF2 输入数据 应保持稳定tclk-q QFF1 输出数据 经组合逻辑到达 t 已达稳定 寄存器输入端tclk-Qtp,comb (max）tsetup因此要求：tclk-Q + tp,comb (max) + tsetup < T =2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 15 页研究同一时刻 （t1）t1 时FF1φ (t1) LOGIC FF1 t p,combt1 时FF2输入数据（2）φ (t1)输入数据（1）tclk-q QFF1 输出数据 已达稳定经组合逻辑已 到达FF2 输入端破坏了本应保 持的数据（2）tt1tcdregtcdlogicholdsuD输入数据（2）应保持稳定至 t1F F2t因此要求 := tcd: 污染延时（contamination delay） = 最小延时（minimum delay）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 16 页tcdreg + tcdlogic > thold写入（触发）静态 Latch 的方法：以时钟作为隔离信号, 它区分了“透明” （transparent ）和“不透明” （opaque）状态CLKCLKQ CLKD CLKDD弱反相器CLKMUX 实现弱反相器实现（强制写入）（控制门可仅用NMOS实现）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德第 8 章 (1) 第 17 页Latch 的具体实现基于Mux 的 Latch负（电平） latch (CLK= 0 时透明) 正（电平） latch (CLK= 1 时透明)1 D 0Q D0 1QCLKCLKQ = Clk ⋅ Q + Clk ⋅ In2004－12－1Q = Clk ⋅ Q + Clk ⋅ In第 8 章 (1) 第 18 页清华大学微电子所 《数字大规模集成电路》 周润德基于（传输门实现的） Mux 的 LatchCLKQ CLK DCLK（1）尺寸设计容易 （2）晶体管数目多（时钟负载因而功耗大）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 19 页基于（传输管实现）Mux 的 Latch（仅NMOS 实现）CLK QM QM CLK CLKCLK仅NMOS 实现不重叠时钟 （Non-overlapping clocks）（1）仅NMOS 实现，电路简单，减少了时钟负载 （2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 20 页Q单元形式的Latch采用串联电压开关逻辑（CVSL）QNon-overlap时间过长，存储在动态节点上的电荷会泄漏掉（故称伪静态）低电压静态Latch双边沿触发寄存器RS Latch?动态Latch 和Register（1）比静态Latch和Register 简单（2）基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）（3）不破坏的读信息：因此需要输入高阻抗的器件传输门构成的动态边沿触发寄存器（只需8 个晶体管，节省功耗和提高性能，甚至可只用NMOS 实现）动态节点。

时序逻辑电路介绍220．什么是时序逻辑电路?答：在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来状态有关者都叫时序逻辑电路。

时序逻辑电路结构示意图如图2-41所示。

时序逻辑电路的状态是靠具有存储功能的触发器所组成的存储电路来记忆和表征的。

221．时序逻辑电路分为哪两大类?答：时序逻辑电路可分为同步时序电路和异步时序电路两大类。

在同步时序逻辑电路中，存储电路内所有触发器的时钟输入端都接于同一个时钟脉冲源，因而，所有触发器的状态(即时序逻辑电路的状态)的变化都与所加的时钟脉冲信号同步。

在异步时序逻辑电路中，没有统一的时钟脉冲，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化才与时钟脉冲同步，而其他触发器状态的变化并不与时钟脉冲同步。

222．基本RS触发器的组成及工作原理是怎样的?答：两个与非门电路或两个或非门电路可以组成基本RS触发器，与非门基本RS 触发器如图2-42所示。

它以1或0的形式储存数据。

RS触发器有两个输入端，分别称为R端和S端，和两个互补输出端，Q和Q。

当在与非门RS触发器的输入馈入负脉冲时它就改变状态。

通常两个输入相异或都是1，不能同时为0。

在s 端加上零脉冲会导致输出端Q变为高电平，同时Q会变为低电平，触发器置位，在输出存储一个1。

在R端上加上零脉冲，会导致输出端Q变为低电平且变成高电平，这时触发器复位，在输出存储一个0。

223．什么是带时钟信号的RS触发器?答：带时钟信号的RS触发器逻辑电路如图2-43所示。

在许多情况下需要控制触发器同步运行，用与非门基本RS触发器外加两个控制门和第3个输人可以完成这个作用。

第3个输入通常称做时钟或触发脉冲输入端，用CP表示。

要改变触发器的状态，连同外加时钟输入需要两个输入脉冲。

为了使它动作，即Q=1，S 端和CP端必须同时都是高电平，假若S端变为低电平，而CP端仍保留高电平或者通以负脉冲，触发器不会改变状态，只是保持原态。

CMOS逻辑门电路CMOS是互补对称MOS电路的简称（Complementary Metal-Oxide-Semiconductor），其电路结构都采用增强型PMOS管和增强型NMOS管按互补对称形式连接而成，由于CMOS 集成电路具有功耗低、工作电流电压范围宽、抗干扰能力强、输入阻抗高、扇出系数大、集成度高，成本低等一系列优点，其应用领域十分广泛，尤其在大规模集成电路中更显示出它的优越性，是目前得到广泛应用的器件。

一、CMOS反相器CMOS反相器是CMOS集成电路最基本的逻辑元件之一，其电路如图11-36所示，它是由一个增强型NMOS管T N和一个PMOS管T P按互补对称形式连接而成。

两管的栅极相连作为反相器的输入端，漏极相连作为输出端，T P管的衬底和源极相连接电源U DD，T N管的衬底与源极相连后接地，一般地U DD>(U TN+|U TP|)，(U TN和|U TP|是T N和T P的开启电压)。

当输入电压u i=“0”（低电平）时，NMOS管T N截止，而PMOS管T P导通，这时T N 管的阻抗比T P管的阻抗高的多，（两阻抗比值可高达106以上），电源电压主要降在T N上，输出电压为“1”（约为U DD）。

当输入电压u i=“1”（高电平）时，T N导通，T P截止，电源电压主要降在T P上，输出u o=“0”，可见此电路实现了逻辑“非”功能。

通过CMOS反相器电路原理分析，可发现CMOS门电路相比NMOS、PMOS门电路具有如下优点：①无论输入是高电平还是低电平，T N和T P两管中总是一个管子截止，另一个导通，流过电源的电流仅是截止管的沟道泄漏电流，因此，静态功耗很小。

②两管总是一个管子充分导通，这使得输出端的等效电容C L能通过低阻抗充放电，改善了输出波形，同时提高了工作速度。

③由于输出低电平约为0V，输出高电平为U DD，因此，输出的逻辑幅度大。

CMOS反相器的电压传输特性如图11-37所示。

CMOS逻辑电路CMOS是单词的首字母缩写，代表互补的金属氧化物半导体(Complementary Metal-Oxide-Semiconductor)，它指的是一种特殊类型的电子集成电路(IC)。

集成电路是一块微小的硅片，它包含有几百万个电子元件。

术语IC隐含的含义是将多个单独的集成电路集成到一个电路中，产生一个十分紧凑的器件。

在通常的术语中，集成电路通常称为芯片，而为计算机应用设计的IC称为计算机芯片。

虽然制造集成电路的方法有多种，但对于数字逻辑电路而言CMOS是主要的方法。

桌面个人计算机、工作站、视频游戏以及其它成千上万的其它产品都依赖于CMOS 集成电路来完成所需的功能。

当我们注意到所有的个人计算机都使用专门的CMOS 芯片，如众所周知的微处理器，来获得计算性能时， CMOS IC的重要性就不言而喻了。

CMOS之所以流行的一些原因为:•逻辑函数很容易用CMOS电路来实现。

•CMOS允许极高的逻辑集成密度。

其含义就是逻辑电路可以做得非常小，可以制造在极小的面积上。

•用于制造硅片CMOS芯片的工艺已经是众所周知，并且CMOS芯片的制造和销售价格十分合理。

这些特征及其它特征都为CMOS成为制造IC的主要工艺提供了基础。

CMOS可以作为学习在电子网络中如何实现逻辑功能的工具。

CMOS它允许我们用简单的概念和模型来构造逻辑电路。

而理解这些概念只需要基本的电子学概念。

CMOS逻辑门电路的系列及主要参数:1．CMOS逻辑门电路的系列CMOS集成电路诞生于20世纪60年代末，经过制造工艺的不断改进，在应用的广度上已与TTL平分秋色，它的技术参数从总体上说，已经达到或接近TTL的水平，其中功耗、噪声容限、扇出系数等参数优于TTL。

CMOS集成电路主要有以下几个系列。

（1）基本的CMOS——4000系列。

这是早期的CMOS集成逻辑门产品，工作电源电压范围为3～18V，由于具有功耗低、噪声容限大、扇出系数大等优点，已得到普遍使用。

自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。

A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。

A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。

假定锁存器的初始状态为0。

XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。

A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。

A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。

实现AQQ nn+=+1的电路是。

A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。

实现n n Q Q =+1的电路是 。

CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。

输出端Q 所得波形的频率为CP 信号二分频的电路为 。

1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。

TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。

A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。

A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。

A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。

A ．nB ．2nC ．n 2D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数B ．01100C ．01010D ．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。