西工大 数字集成电路实验一

模拟CMOS集成电路实验一一、PPT示例执行示例中的仿真程序，给出仿真结果。

并在NMOS的栅源电压为1.2V时，PMOS源栅电压等于1.2V时，分别仿真得出二者漏电流特性曲线。

这种情况下，手工计算出对于NMOS，当VDS=1V时漏电流、跨导的值；对于PMOS VSD=1V 时漏电流、跨导的值。

并与仿真结果比较。

沟道长度设置为1u，观察器件的漏电流有怎样的变化？A.示例MOS管IV 漏电流特性曲线1. Hspice仿真SP文件如下：.title MOS IV characters**************model NMOS************************.MODEL NMOS NMOS (+LEVEL=1 VT0=0.7 GAMMA=0.45 PHI=0.9+NSUB=9e+14 LD=0.08e-6 U0=350 LAMBDA=0.1+TOX=9e-9 PB=0.9 CJ=0.56e-3 CJSW=0.35e-11+MJ=0.45 MJSW=0.2 CGDO=0.4e-9 JS=1.0e-8)**************model PMOS************************.MODEL PMOS PMOS (+LEVEL=1 VT0=-0.8 GAMMA=0.4 PHI=0.8+NSUB=5e+14 LD=0.09e-6 U0=100 LAMBDA=0.2+TOX=9e-9 PB=0.9 CJ=0.94e-3 CJSW=0.32e-11+MJ=0.5 MJSW=0.3 CGDO=0.3e-9 JS=0.5e-8)**************************************************************netlist***************************M1 DN GN SN BN NMOS W=1u L=0.5uM2 DP GP SP BP PMOS W=1u L=0.5u**************source****************************VDSN DN SN 0VGSN GN SN 0VSN SN 0 0VBN BN 0 0VSDP SP DP 0VSGP SP GP 0VSP SP 0 3.3VBP BP 0 3.3**************analysis**************************.DC VDSN 0 3.3 0.05 sweep VGSN 0 3 0.5.DC VSDP 3.3 0 0.05 sweep VGSN 0 3 0.5.probe i(M1) i(M2) lx7(M1) lx7(M2) .end2.仿真图B. NMOS的栅源电压为1.2V，PMOS源栅电压等于1.2V, 漏电流特性曲线1. Hspice仿真SP文件.title MOS IV characters**************model NMOS************************.MODEL NMOS NMOS (+LEVEL=1 VT0=0.7 GAMMA=0.45 PHI=0.9+NSUB=9e+14 LD=0.08e-6 U0=350 LAMBDA=0.1+TOX=9e-9 PB=0.9 CJ=0.56e-3 CJSW=0.35e-11+MJ=0.45 MJSW=0.2 CGDO=0.4e-9 JS=1.0e-8)**************model PMOS************************.MODEL PMOS PMOS (+LEVEL=1 VT0=-0.8 GAMMA=0.4 PHI=0.8+NSUB=5e+14 LD=0.09e-6 U0=100 LAMBDA=0.2+TOX=9e-9 PB=0.9 CJ=0.94e-3 CJSW=0.32e-11+MJ=0.5 MJSW=0.3 CGDO=0.3e-9 JS=0.5e-8)**************************************************************netlist***************************M1 DN GN SN BN NMOS W=1u L=0.5uM2 DP GP SP BP PMOS W=1u L=0.5u**************source****************************VDSN DN SN 0VGSN GN SN 1.2VSN SN 0 0VBN BN 0 0VSDP SP DP 0VSGP SP GP 1.2VSP SP 0 3.3VBP BP 0 3.3**************analysis**************************.DC VDSN 0 3.3 0.05.DC VSDP 3.3 0 0.05.probe i(M1) i(M2).end2.仿真图3.手工计算与分析○1对于NMOS ：7.0,350u 9.02,45.01.00=====TH n F V ，，φγλ当GS V =1.2V ，DS V =1V 时，NMOS 工作在饱和区，则有:21()(1)2'D n OX GS TH DS W I C V V V L μλ=-+ ()2mNMOS n OX GS TH n NMOS W W g C V V I L L μμ=-=其中：TH V =FSB F TH V V φφγ220-++ 代入参数可计算得：454.32.1710NMOS mNMOS I A g S μ-=⎧⎨=⨯⎩○2对于PMOS ：8.0,8.02,4.0,100u 2.00-=====TH F p V φγλ， SG V =1.2V,SD V =1V 时，PMOS 工作在饱和区，则：()20.5(1)PMOS p OX GS TH DS W I C V V V L μλ=--+()2mPMOS p OX GS TH p PMOS W W g C V V I L L μμ=-=代入参数计算可得：511.55.7610PMOS mNMOS I A g Sμ-=-⎧⎨=⨯⎩C.沟道长度设置为1u, 漏电流特性曲线二、课本习题2.5a.图略1.手工计算与分析：λ=0.1，γ=0.45, 2F φ=0.9，0TH V =0.7V GS =3-x V ，V DS =3-x V ，V SB =x V ，TH V =F SB F TH V V φφγ220-++①当0)9.09.0(45.07.03>-+---=-X X TH G S V V V V 时，即X V <1.97时，M1工作在饱和区：DS TH GS ox n X V V V LW C I )1()(u 212λ+-=)1.13.3()9.09.045.03.2(u 212X X X ox n V V V LW C --+--= g m =D oxn I L W C u 2=x ox n I L W C u 2 ○2 x V >1.97时， M1管将处于截止状态；x I =0； m g =0。

第二次实验课反相器(下)
2.3 分析如下电路
上面的电路用两种方式实现了反相器。

左图只使用了NMOS，右图则使用了CMOS（NMOS和PMOS）。

ΦF=-0.3V。

试完成：
1．仿真得到两个电路的VTC图形。

2．计算两种电路的V OH，V OL及V M。

可参考波形确定管子的工作状态。

3．哪一种结构的反相器的功能性更好，为什么？(噪声容限，再生性，过渡区增益)
2.4 分析下面的buffer电路
1.单位反相器的输入电容为10fF，为了驱动一个20pF的电容，在单位反相
器（尺寸系数为1）后面新加了两级反相器如上图所示。

单位反相器的本征延迟是70ps。

如果输入栅电容和反相器尺寸成正比，试确定所加入反相器的尺寸（给出尺寸系数），要求使传播延迟最小。

并计算出该最小延迟。

2.如果可以自由选择反相器链的级数来减小延迟，那么你会选择插入几级反
相器？这个时候的传播延迟是多少？
3.比较1和2两种方法改善延迟性能的优缺点。

附：进行手工计算时可能用到的数据。

数字集成电路设计实验报告
摘要：
本实验旨在设计一个数字集成电路，实现特定功能。

本报告将介绍实验目的、背景和理论知识、设计方法、实验步骤、结果分析和讨论以及实验总结。

1.实验目的：
设计一个数字集成电路，实现特定功能，并通过实验验证设计的正确性和可行性。

2.背景和理论知识：
简要介绍数字集成电路的基本概念和原理，并介绍与本实验相关的理论知识，包括逻辑门、布尔代数、时序电路等。

3.设计方法：
本部分将详细介绍实验中采用的设计方法，包括采用的逻辑门类型、布尔代数的转换方法、时序电路的设计方法等。

4.实验步骤：
本部分将详细描述实验的具体步骤，包括电路图的绘制、器件的选择和布局、逻辑设计的步骤、时序电路的设计方法、电路的仿真等。

5.结果分析和讨论：
本部分将对实验结果进行分析和讨论，比较设计与实际结果的差异，分析可能的原因，并讨论实验的局限性和改进方向。

6.实验总结：
总结实验过程中的收获和经验，评估实验的结果和设计的可行性，并提出对未来工作的展望和建议。

通过对数字集成电路设计实验的详细介绍和分析，本报告旨在提供一份完整的实验报告，帮助读者理解实验过程和结果，并为今后的设计工作提供参考。

实验二、反相器(上)一、分析电路，解答下面的问题1.这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。

因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。

有比逻辑。

因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。

2.计算出这个电路的V OH V OL及V IH V IL。

（计算可先排除速度饱和的可能）V in=0时，V OH=2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in DV R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时-6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH =0.881V, V IL =0.0378V. SP 文件：.TITLE 1.2UM CMOS INVERTER .options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT V DD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end3.分析电路噪声容限。