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IP核设计【摘录】摘要：从IP开发和集成两个方面入手，重点阐述了IP的基本特征，IP的设计流程及设计中的关键技术，IP集成的一般考虑及集成的关键技术，IP模块的评估与选择等，并探讨了国内IP技术发展的一些思路。
1 引言芯片设计业正面临着一系列的挑战：系统芯片SoC（System-on-a-Chip）已经成为IC业界的焦点，芯片性能越来越强，规模越来越大，开发周期越来越长，设计质量越来越难于控制，芯片设计成本越来越趋于高昂。
这种情形很像计算机界所面临的问题：计算机硬件处理能力飞速发展，而软件设计却受到越来越多的挑战，设计规模上不去，设计质量难于控制，设计周期无限延长……。
正是这种状况，导致了软件设计方法学在开放性、可移植性、面向等方面的深刻变革。
如今的软件工程，已经成为一门博大精深的科学，有很多系统的方法值得芯片设计业学习和借鉴。
根植于软件业面向设计模式的IP技术被认为是最有前途的方案，以解决当今芯片设计工业界所面临的难题。
本文从IP开发和集成两个方面入手，重点阐述了IP的基本特征，IP的设计流程及设计中的关键技术，IP集成的一般考虑及集成的关键技术，IP模块的评估与选择等，并探讨了国内IP技术发展的一些思路。
2 IP开发2.1 IP的基本特征IP的本质特征是可重用性，其通常必然满足以下基本特征：一是通用性好，二是正确性有100％的保证，三是可移植性好。
通用性好是指IP的功能在某一应用领域广泛通用，IP 的实现一般满足子功能可配置、甚至可编程的特点，如最常见的IP嵌入式CPU模块就具有非常好的通用性。
正确性有百分之百的保证是指IP的实现严格遵守一系列的可重用设计开发规范，IP的验证用例具有完备性，功能覆盖率、测试覆盖率都能够达到100％；并能够完全覆盖IP工作的临界条件，提供相应的大流量测试、随机性测试、甚至能够提供软硬件协同仿真的测试环境等。
可移植性好是指IP的实现如行为描述、网表、GDSII文件具有可移植性，其设计输入可以在不同的开发平台上重现；综合用批处理文件具有可移植性，IP的综合结果可以用不同的综合工具，在不同的综合库条件下正确重现；仿真用测试用例可重用，测试环境可以很方便的重现，IP的验证可以用不同的仿真器，在不同的仿真库条件下重现。
高性能LDPC编码器IP核设计与验证
刘艳欢;崔文朋;张一山;朱曦阳;郑哲
【期刊名称】《微电子学与计算机》
【年(卷),期】2017(34)4
【摘要】为了实现大数据时代以固态硬盘为代表的大容量高吞吐率存储器的纠错编码,基于数学特性优异的LDPC码,提出了一种半并行的LDPC编码器架构.采用SIMD指令的调度控制流方式实现了RU编码算法,完成了码率和码长等参数可动态配置的LDPC编码器的电路设计.通过Matlab与ModelSim联合仿真,并在Xilinx FPGA平台上验证了编码器的功能正确性.结果表明:工作频率为100 MHz时,配置时间少于7μs且相对于其它编码器结构可以在较少的资源下吞吐率可达4.82Gb/s.【总页数】5页(P8-12)
【关键词】LDPC;动态配置;编码器;固态硬盘
【作者】刘艳欢;崔文朋;张一山;朱曦阳;郑哲
【作者单位】清华大学微电子学研究所;全球能源互联网研究院信息与通信研究所【正文语种】中文
【中图分类】TN432
【相关文献】
1.高性能低功率turbo编码器IP核 [J],
2.应用于高性能处理器的并行接口IP核的设计与验证 [J], 宋何娟;万晓佳;付秀兰
3.Turbo码编码器IP核设计及验证 [J], 武凯;李明;刘玲;陆桂富
4.一种高性能低复杂度LDPC码编码器设计研究 [J], 张伟;朱光喜;彭立;沈琼霞
5.基于IP核的加油机编码器芯片设计 [J], 陈逆;张春;赵岩;王敬超;杨昆
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H.264中自适应二进制算术编码的IP核设计及其FPGA验证付遥;周东辉
【期刊名称】《微计算机信息》
【年(卷),期】2006(022)002
【摘要】阐述H.264/AVC二进制算术编码的原理,论述此编码的IP核设计方案及其FPGA验证.整个设计使用VerilogHDL语言描述,在ALDEC的Active_HDL6.2平台上进行时序仿真,在Synplicity的Synplify7.0平台上进行综合.设计充分利用了硬件并行性,并进行关键路径优化和复用器重构算法优化,通过实际验证证明了设计的高效性和可行性.
【总页数】3页(P163-165)
【作者】付遥;周东辉
【作者单位】266001,青岛中国海洋大学信息学院;266001,青岛中国海洋大学信息学院
【正文语种】中文
【中图分类】TN919.81
【相关文献】
1.H.264/AVC中基于上下文的自适应二进制算术编码 [J], 周名芬;陈磊
2.H.264中自适应:进制算术编码器的FPGA实现 [J], 王琨;刘大茂
3.H.264中自适应二进制算术编码的IP核设计及其FPGA验证 [J], 付遥;周东辉
4.H.264标准二进制算术编码IP核设计 [J], 陈传东; 何明华; 王仁平
5.H.264标准二进制算术编码IP核设计 [J], 陈传东; 何明华; 王仁平
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ip核的设计方法ip核的设计方法I. 传统核心设计技术1. 核心端口的实现(1) 连接器：常见的连接器包括插头、夹子和接口，它们可以实现模块间的连接。
(2) 接口：接口是用于线路的路由设计，可以减少电路的连接数量，方便回路的组合扩展。
特点是实现可靠、可维护，比如：串行线、并行线、脉冲电路等。
2. 核心控制器的实现核心控制器的实现包括以下几种：(1) 实现逻辑：这是一种实现复杂逻辑的方法，可以将复杂的逻辑拆分成若干简单的逻辑部件，用短路电路或编程实现。
(2) 核心控制器：一般使用单片机和微处理器来实现核心控制器，可以实现控制功能，满足不同的应用要求。
(3) 核心时序器：核心时序器通常分为多个模块，分别由每个模块的定时器和复位电路等实现。
3. 核心存储器的实现(1) ROM：这是一种静态存储器，用于存储程序和固定的数据，不能被改变。
(2) RAM：这是一种动态存储器，用于存储可变的数据，可以根据程序进行改变。
(3) FLASH：这是一种可擦除的存储器，在程序运行的过程中可以擦除和重写。
II. IP核的设计1. 设计要求IP核的设计是指系统的完美组合，在设计IP核时必须考虑要求： (1) 可实现的功能要求，比如总线总线通信、锁存器、定时器、多主机通信等。
(2) 内部结构和布局的要求，包括多核心的调度、总线的路由、存储器的管理以及外部介面的连接等。
(3) 外围设备的要求，比如输入输出外设的驱动、配置控制器等。
2. 核心结构的设计核心结构有：处理器、存储器、总线和中断处理器等。
在这几个部件的基础上，可以实现更为复杂的系统。
(1) 处理器：核心的处理器一般采用微处理器或DSP构成，也可以根据应用要求使用其他类型的处理器。
(2) 存储器：存储器是核心系统的重要组成部分，一般采用ROM、RAM和FLASH等存储器构成，以满足不同的应用需求。
(3) 总线：核心硬件系统的另一个主要组成部分是总线，它实现了系统内部的数据通信，使各个模块发挥最佳性能。
0引言特征参数提取是语音识别的关键问题之一。
在语音识别研究中，人们发现人类语音信息中包含丰富的信息，如同人类指纹，人类也具有其特定的声纹。
人们对这些生物声纹的特有性展开研究。
语音信号是受外界干扰很高的随机信号，在进行语音信号处理（语音编码、语音合成、语音识别）时，必须经过特征提取处理才能有效地降低信号的冗余度。
对于语音识别系统而言，希望提取的特征参数尽可能地反映人的声纹信息。
在语音识别中提出了很多语音特征参数来描述人类的声纹特征，如：LPCC 参数、MFCC 参数、ASCC 参数、感觉加权的线性预测（PLP ）参数、基因频谱、共振峰值、短时过零率等，相比之下比较常用的是线性预测倒谱LPCC 与Mel 倒谱系数。
这是因为MFCC 和LPCC 两个参数实际应用最为成熟，特别是在真实信道噪声和频谱失真的条件下，也就是在噪声干扰较强状态下，特征参数MFCC 参数相对于LPCC 语音特征参数能更好地放映人耳的听觉感知情况，故而应用更多。
1MFCC 提取算法MFCC 是符合临界频率和人耳特征听觉特性的特征参数，由于没有任何假设前提条件，其抗噪声能力和识别性能都很高。
1.1特征参数MFCC 与线性频率关系人耳对不同频率的语音感知能力不同，听觉系统是一个非线性系统，具体在1000Hz 以下是与频率成线性关系，而1000Hz 以上，感知能力则与频率成对数关系。
在实际中采用Mel 频率概念，美尔频率和线性频率换算关系：f mel =2595lg[1+f/700]。
1.2特征参数提取过程在语音识别过程中，MFCC 参数是按照语音帧来计算的，语音具有短时平稳的特点，分帧后一般帧长30ms ，这是因为超过30ms 人就能感知出语音的不连续性。
帧移一般为帧长的1/3或1/2，这样就可保证人耳的感知的连续性。
提取MFCC 特征参数[2]的一般过程如图1所示。
基于FPGA 的MFCC 参数的IP 核设计孟祥斌，高明亮（沈阳工程学院自动控制系，辽宁沈阳110136）摘要：美尔倒谱系数（MFCC ）模拟了人耳的听觉特性，在语音识别实际应用中取得了较高的识别率。
H.264中自适应二进制算术编码的IP 核设计及其FPGA 验证付遥 周东辉（1.中国海洋大学信息学院，青岛 266001）摘要：阐述H.264/A VC 二进制算术编码的原理，论述此编码的IP 核设计方案及其FPGA 验证。
整个设计使用VerilogHDL 语言描述， 在ALDEC 的Active_HDL6.2平台上进行时序仿真， 在Synplicity 的Synplify7.0平台上进行综合。
设计充分利用了硬件并行性，并进行关键路径优化和复用器重构算法优化，通过实际验证证明了设计的高效性和可行性。
关键词：二进制算术编码；IP ；VerilogHDL ；FPGA中图分类号：TN919.81 文献标识码：AIP core design for adaptive binary arithmetic coding in theH.264/A VC and its FPGA verificationFu yao(Ocean University of China, Qingdao, China, 266001)Abstract: This paper introduces the principle of the adaptive binary arithmetic coding in the H.264/A VC . Itgives the IP core solution for this coding and its FPGA verification . The design discribed by VerilogHDL , andemluated sucessfully on Active_HDL6.2. It is synthesized on Synplify7.0. The design is optimized by the methodof perfecting critical path and Multiplexer restructuring. It is proved that the design is high-powered and viable byexperiments.Key Words: binary arithmetic coding ; IP ; VerilogHDL ; FPGA1 引言H.264/A VC 是由ITU-T 的视频编码专家组和ISO/IEC 的活动图像专家组共同研究的，适用于低码率传输的新一代视频压缩标准。
