3-8译码器的设计
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EDA实验报告书
设计原理图及源程序1）3-8译码器的设计原理图：
2）3-8译码器的设计源程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY three IS
PORT(s0,s1,s2,a,b,c:IN STD_LOGIC;
Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END three;
ARCHITECTURE BEHA V OF three IS
SIGNAL ABC : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN
ABC <=c&b&a;
PROCESS(ABC,S0,S1,S2)
BEGIN
IF (S0='1' AND S1='0' AND S2='0') THEN
CASE ABC is
WHEN "000"=>Y<="11111110";
WHEN "001"=>Y<="11111101";
WHEN "010"=>Y<="11111011";
WHEN "011"=>Y<="11110111";
WHEN "100"=>Y<="11101111";
WHEN "101"=>Y<="11011111";
WHEN "110"=>Y<="10111111";
WHEN "111"=>Y<="01111111";
WHEN OTHERS =>Y<="11111111";
END CASE;
ELSE Y<="11111111";
END IF;
END PROCESS;
END BEHA V;
仿真波形图1）与非门设计对应波形图：2）程序设计对应波形图：
实验结果1）与非门设计对应延迟：2）程序设计对应延迟：
问题讨论比较此实验中两种输入法哪种要好一些，好在哪里？
答：使用与非门设计电路对应延时比使用程序对应延时时间短，原因是程序的每步执行都需要一定的时间，其时间比调用库中的与非门所需时间长。
使用VHDL语言，设计描述与硬件无关，具有强大的硬件描述能力，设计方式多种多样。
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