3-8译码器课程设计报告

《电子设计自动化》实验报告实验一实验名称：３－８译码器的设计专业及班级：姓名：学号：一、实验目的：1.掌握组合逻辑电路的设计方法。

2.；3.掌握VHDL语言的基本结构及设计的输入方法。

4.掌握VHDL语言的基本描述语句的使用方法。

二、实验步骤（附源代码及仿真结果图）：1.建立工程，Quartus II --File--New project wizard（注意工程目录中不能出现中文字符，不能建立在桌面上）；弹出窗口如图2-3所示。

图2-3 New Project Wizard 窗口2.点击next，在出现的对话框中输入如下项目信息：a.项目路径，如：D:\EDA experiment\decoder38;b.（c.项目名称，如：decoder38。

如图2-4所示：图2-4 项目路径和项目名称对话框3.点击2次next后，出现如图2-5所示的对话框：a.Device family中选择Cyclone IV E;b.Available devices中选择EP4CE115F29C7.图2-5 器件选择窗口4.~5.点击next后，出现EDA工具设置对话框。

在Simulation一行中，Tool Name选择ModelSim-Altera，Fomat(s)选择VHDL，如图2-6所示。

图2-6 EDA工具设置对话框6.点击next，出现如图2-7所示的对话框：图2-7 新建项目汇总对话框7.点击Finish后，出现如图2-8所示的界面：&图2-8 decoder38项目界面8.点击File->New->VHDL File，如图2-9所示。

点击ok关闭对话框。

图2-9 新建VHDL文件窗口9.在文本编辑框内键入如下程序：LIBRARY ieee;USE decoder38 ISPORT(；A, B,C,G1,G2A,G2B: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder38;ARCHITECTURE Behavior OF decoder38 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINindata <= C&B&A;PROCESS (indata, G1, G2A,G2B)#BEGINIF (G1='1' AND G2A='0' AND G2B='0') THENCASE indata ISWHEN "000"=>Y<="";WHEN "001"=>Y<="";WHEN "010"=>Y<="";WHEN "011"=>Y<="";WHEN "100"=>Y<="";】WHEN "101"=>Y<="";WHEN "110"=>Y<="";WHEN "111"=>Y<="01111111";WHEN OTHERS =>Y<="XXXXXXXX";END CASE;ELSEY<="";END IF;：END PROCESS;END Behavior;10.将文件保存为后，开始编译，点击Processing->Start Compilation，编译成功后，出现如图2-10所示界面：图2-10 编译成功界面10. 再次新建一个vhdl文件，键入如下的modelsim测试程序：LIBRARY ieee;）USE decoder38_tb ISEND decoder38_tb;ARCHITECTURE Behavior OF decoder38_tb ISCOMPONENT decoder38PORT (A,B,C,G1,G2A,G2B: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT;#SIGNAL A: STD_LOGIC:='0';SIGNAL B : STD_LOGIC:='0';SIGNAL C: STD_LOGIC:='0';SIGNAL G1: STD_LOGIC:='1';SIGNAL G2A: STD_LOGIC:='0';SIGNAL G2B: STD_LOGIC:='0';SIGNAL Y: STD_LOGIC_VECTOR(7 DOWNTO 0);CONSTANT CLK_PERIOD: TIME:=10ns;<BEGINA<=not A after CLK_PERIOD;B<=not B after 20ns;C<=not C after 40ns;U1: decoder38 port map(A=>A,B=>B,C=>C,G1=>G1,G2A=>G2A,G2B=>G2B,Y=>Y);END behavior;11. 将文件保存为，编译通过。

3 8译码器实验报告3 8译码器实验报告引言：在数字电路中，译码器是一种常见的逻辑电路，用于将输入的二进制编码转换为对应的输出信号。

本实验旨在通过搭建一个3 8译码器电路，并对其进行测试和分析，以加深对译码器工作原理的理解。

实验目的：1. 理解3 8译码器的基本原理和工作方式；2. 掌握搭建3 8译码器电路的方法；3. 进行实验测试并分析结果。

实验器材：1. 3 8译码器芯片；2. 逻辑门芯片（与门、非门等）；3. 连线板、导线等。

实验步骤：1. 将3 8译码器芯片和逻辑门芯片连接到连线板上；2. 根据芯片引脚的连接要求，使用导线将各个芯片的输入和输出连接起来；3. 将输入信号接入3 8译码器芯片的输入端；4. 将输出信号接入逻辑门芯片的输入端；5. 将逻辑门芯片的输出信号连接到LED灯或其他输出设备上；6. 调整输入信号，观察输出信号的变化。

实验结果：通过实验，我们得到了以下结果：1. 当输入信号为000时，输出信号为00000001；2. 当输入信号为001时，输出信号为00000010；3. 当输入信号为010时，输出信号为00000100；4. 当输入信号为011时，输出信号为00001000；5. 当输入信号为100时，输出信号为00010000；6. 当输入信号为101时，输出信号为00100000；7. 当输入信号为110时，输出信号为01000000；8. 当输入信号为111时，输出信号为10000000。

结果分析：根据实验结果，我们可以看到，3 8译码器将输入的三位二进制编码转换为对应的八位输出信号。

每个输出信号代表一个特定的输入编码。

通过观察输出信号的变化，我们可以清晰地看到译码器的工作原理：根据输入编码的不同，译码器会激活对应的输出线路，将其输出为高电平信号，而其他输出线路则为低电平信号。

实验总结：通过本次实验，我们深入了解了3 8译码器的工作原理和应用场景。

译码器在数字电路中扮演着重要的角色，能够将复杂的二进制编码转换为易于理解和使用的信号输出。

《EDA技术》课程实验报告学生姓名：张叶所在班级：通信1301指导教师：黄科老师记分及评价：一、实验名称实验4：3-8译码器的设计二、任务及要求【基本部分】1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8译码器的设计并进行时序仿真。

2、设计完成后生成一个元件，以供更高层次的设计调用。

3、实验箱上进行验证。

【发挥部分】设计4-8译码器，完成仿真并封装成一个元件；新建原理图，调用一片74161和所设计的4-8译码器，完成具有16种花样的循环LED灯控制器的设计，并在实验箱上进行验证。

三、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ky isport(A :in std_logic_vector(2 downto 0);Y :out std_logic_vector(7 downto 0));end entity ky;architecture ky_a of ky isbeginprocess(A)begincase A iswhen "000" => Y<="11111110";when "001" => Y<="11111101";when "010" => Y<="11111011";when "011" => Y<="11110111";when "100" => Y<="11101111";when "101" => Y<="11011111";when "110" => Y<="10111111";when others => Y<="01111111"; end case;end process;end architecture ky_a;四、仿真及结果分析仿真结果五、硬件验证1、引脚锁定情况表：引脚情况锁定表六、小结在本次实验中，老师教我们用QuartusII软件设计并仿真了3-8译码器。

四、项目试验结果
G1
G2A
G2B
C
B
A
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
X
1
X
X
X
X
1
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1
1
0
0
1
when "110"=>y<=”10111111"；
when "111”=>y<="01111111” ;
when others=>y<="XXXXXXXX”；

EDA技术实验报告—3-8译码器的设计一．实验目的1.通过一个简单的3-8译码器的设计，掌握组合逻辑电路的设计方法。

2.掌握组合逻辑电路的静态测试方法。

3.初步了解QUARTUSⅡ软件的根本操作和应用。

4.初步了解可编程逻辑器件的设计全过程。

二．实验原理3-8译码器的三输入，八输出。

输入信号N用二进制表示，对应的输出信号N输出高电平时表示有信号产生，而其它则为低电平表示无信号产生。

其真值表如以下图所示：当使能端指示输入信号无效或不用对当前的信号进展译码时，输出端全为高电平，表示任何信号无效。

三．实验内容用三个拨动开关来表示三八译码器的三个输入(A,B,C),用八个LED来表示三八译码器的八个输出〔D0-D7〕。

通过与实验箱的FPGA接口相连，来验证真值表中的内容。

表1-2拨动开关与FPGA管脚连接表表1-3LED 灯与FPGA管脚连接表(当FPGA与其对应的接口为高电平时，LED会发亮)四．实验歩骤1.建立工程文件2．建立图形设计软件（1）将要选择的器件符号放置在图形编辑器的工作区域，用正交节点工具将原件安装起来，然后定义端口的名称。

结果如以下图：3.编译前设置（1）选择目标芯片（2）选择目标芯片的引脚状态4.对设计文件进展编译五．管脚的分配根据表1-2和1-3的数据进展管脚的设置1六．对文件进展仿真按下Report按钮观察仿真结果，如下：6.从设计文件到目标器件的加载七．实验现象以及结果文件加载到目标器件后，拨动拨动开关，LED灯会按照真值表对应的灯点亮。

八．实验心得通过本次实验，加深了自己对EDA技术的理解并提高了操作能力。

但是，在实验中仍然遇到了很多困难，还需提高。

实验报告数据选择器设计12传感网金涛1228403019一．实验目的1.熟悉硬件描述语言软件的使用2.熟悉译码器的工作原理和逻辑功能3.掌握译码器及七段显示译码器的设计方法二．实验原理译码器是数字系统中常用的组合逻辑电路。

译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号或者另外一个代码。

译码是编码的反操作。

常用的译码电路有二进制译码器、二—十进制译码器和显示译码器。

三．实验内容1.设计一个3线—8线译码器。

程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder3_8 ISPORT(a0,a1,a2,g1,g2a,g2b:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder3_8;ARCHITECTURE rtl of decoder3_8 isSIGNAL indata :STD_LOGIC_VECTOR(2 DOWNTO 0);BEGININdata <=a2&a1&a0;PROCESS(indata,g1,g2a,g2b)BEGINIF(g1='1' AND g2b='0' AND g2a='0')THENCASE INDA TA ISWHEN"000"=>Y<="11111110";WHEN"001"=>Y<="11111101";WHEN"010"=>Y<="11111001";WHEN"011"=>Y<="11110111";WHEN"100"=>Y<="11101111";WHEN"101"=>Y<="11011111";WHEN"110"=>Y<="10111111";WHEN"111"=>Y<="01111111";WHEN OTHERS=> NULL;END CASE;ELSEY<="11111111";END IF;END PROCESS;END rtl;仿真波形仿真波形分析g1g2ag2b为控制输入端，a2a1a0为数据输入端，y0y1y2y3y4y5y6y7为数据输出端。

（2）文件菜单，该文件菜单随所选功能的不同而不同。 File： Project： Name…_________________项目名称； Set Project to Current File_将当前文件设置为项目； Save&Check_____________保存并检查文件； Save&Compile___________保存并编译文件； Save&Simulator__________保存并仿真文件； Save,Compile,Simulator____保存，编译，仿真； New…_________新文件 Open…_________打开文件； Delete File…____删除文件； Retrieve…______提取文件； Close__________关闭文件； Save___________保存文件； Save As…______换名存文件； Info…_________信息； Size…_________图纸尺寸； Create Default Symbol______创建当前模块图形符号；
图3-1-2
３、选择Graphic Editor File，单击OK， 打开原理图编辑器，进入原理图设计输入电 路编辑状态，如图所示：
４、设计输入 1）放置器件在原理图上 a、在原理图的空白处双击鼠标左键，出现 下图：
b、在光标处输入元件名称（如：input， output，and2，and3，nand2，or2，not，xor， dff等）或用鼠标点击库元件，按下OK即可。 c、如果安放相同的元件，只要按住Ctrl键， 同时用鼠标按左键拖动该元件复制即可。 d、一个完整的电路包括：输入端口input、 电路元件集合、输出端口output。
至此，你已完成了一个电路的原理图的设计输入过程。

2-4转3-8译码器实验报告
实验目的：
掌握2-4转3-8译码器的基本原理和应用，了解其译码功能和
逻辑电路设计。

实验器材：
2-4转3-8译码器芯片、数字逻辑实验箱、杜邦线等。

实验原理：
2-4转3-8译码器是一种常用的数字电路器件，用于将2位二
进制输入数据转换为8个输出信号。

其逻辑功能如下：
- 当输入为00时，输出Y0为1，其余输出为0；
- 当输入为01时，输出Y1为1，其余输出为0；
- 当输入为10时，输出Y2为1，其余输出为0；
- 当输入为11时，输出Y3为1，其余输出为0。

实验步骤：
1. 将2-4转3-8译码器芯片插入数字逻辑实验箱的芯片插座中。

2. 连接实验箱电源，并将电压调整到5V。

3. 将多根杜邦线依次连接译码器芯片和实验箱上的连接端，确保连接正确。

4. 将示波器的触发方式调整为外部触发，并将其中一根杜邦线接入示波器的外部触发输入端。

5. 设计四组输入数据，并分别将它们输入到译码器的AB端。

6. 观察示波器上的输出波形，检查译码器的输出是否满足预期。

实验结果：
根据设计输入数据和观察波形，可以确认2-4转3-8译码器的输出与理论相符，实现了正确的译码功能。

实验总结：
通过本次实验，我们成功地了解了2-4转3-8译码器的基本原理和应用，并实际操作了相应的电路搭建和数据传输。

这个实验对于我们进一步深入理解数字逻辑电路设计和应用有着重要的指导作用。

三、实验小结：
通过这次试验让我掌握了QuartusII软件的基本使用方法。初步了解了可编程器件设计的全过程。在3-8译码器的设计过程中，让我对组合逻辑电路的设计有了更深刻的设计思想。在实验中，我因为建错了工程目录，而导致实验的最后下载无法成功。让我深刻认识到建立正确的工程目录是多么的重要。
任课教师评语：
3.添加设计文件。将设计文件加入工程中。单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（.VHDL ,.Verilog原理图等）。如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。
教师签字：年 月 日
注：每学期至少有一次设计性实验。每学期结束请任课教师按时按量统一交到实验中心处。实验报告A4纸双面打印。
6.结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。
最后单击“Finish”，结束工程设置。
7.建立原理图文件。如果在建立工程时没有添加设计文件，这时可以新建文件再添加。也可通
过选择Project/ Add/Remove Files In Project来添加外部文件。
信息学院上机实验报告
学号：094100135
姓名：汤亚萍
班级09级B班
课程名称：EDA设计与SOPC技术
上机内容：组合逻辑3-8译码器的设计
上机实验性质：□综合性实验√设计性实验□验证实验
实验时间：2012年9月26日
实验地点：睿智楼4幢415
实验设备：见下
实验报告：（包括：目的、方法、原理、结果或实验小结等）。
图1
12.添加管脚信息。当综合完成后，网表信息才会生成。选择Assignments/Assignment Editor在Edit中选择Node Fider，在Node Fider中选择List显示所有节点信息，然后全部选中。

eda3-8译码器实验报告EDA实验报告三(3-8译码器的设计)实验三：3-8译码器的设计一、实验目的1、学习Quartus II 7.2软件设计平台。

2、了解EDA的设计过程。

3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。

4、学习和掌握3-8译码器的工作和设计原理。

5、初步掌握该实验的软件仿真过程。

二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。

三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。

2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。

3、文本输入，在文本中输入如下程序代码：library ieee;use ieee.std_logic_1164.all;entity variable_decoder isport(A:in STD_LOGIC;B:in STD_LOGIC;C:in STD_LOGIC;Y:out STD_LOGIC_VECTOR(7 downto 0));end variable_decoder;architecture rtl of variable_decoder isbeginprocess(A,B,C)variable COMB:std_logic_vector(2 downto 0); beginCOMB:=C&amp;B&amp;A;case COMB iswhen 000=Y=11111110;when 001=Y=11111101;when 010=Y=11111011;when 011=Y=11110111;when 100=Y=11101111;when 101=Y=11011111;when 110=Y=10111111;when 111=Y=01111111;when others=Y=XXXXXXXX;end case;end process;end rtl;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。

集成电路版图课程设计报告姓名：陈广学号：2017213830班级：微电子科学与技术17-1班项目名称：3-8组合译码器版图设计合作者：戎俊文、侯冰喆、张开源目录一、概述 (3)二、设计目的及意义 (3)三、设计内容及要求 (4)四、设计思想及说明 (6)五、设计采用的硬件和软件环境 (7)六、设计步骤、各模块组成及说明 (8)七、源代码、设计图 (9)八、设计器件及其模拟 (12)九、测试结果及其分析 (19)十、版图的调试、验证与优化 (19)十一、３－８译码器的应用说明 (20)十二、心得体会总结 (20)十三、设计报告参考内容 (20)一、概述集成电路是一种微型电子器件或部件。

它是采用一定的工艺，把一个电路种所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起、制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路货系统功能的微型结构。

在整个集成电路设计过程中，版图设计是其中重要的一环。

它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成集合连线图形。

对于复杂的版图设计，一般，把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。

版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。

不同的工艺，有不同的设计规则。

设计则只有得到了厂家提供的规则以后，才能开始设计。

在版图设计过程中，要进行定期的检查，避免错误和积累而导致难以修改。

二、设计目的及意义1.利用所学的集成电路知识设计一个3-8组合译码器，考虑可以实现此功能的多种电路结构，分析它们各自的优缺点并进行比较，选着较好的一种结构来实现预期功能。

2.了解L-Edit 的使用环境和方法学习并熟练掌握使用方法，选择合适的nm工艺，画出预期设计电路的电路图，并画出棒状图作为电路图转化为版图的之间的桥梁。

3.了解L-Edit 的使用环境和方法学习并熟练掌握使用方法，选择合适的nm工艺，画出预期设计电路的电路图，并画出棒状图作为电路图转化为版图的之间的桥梁。

(2011.5.1)（3－8译码器）MAXPLUSII QUARTUSII入门实验一、实验目的通过一个简单的3—8译码器的设计,让学生初步了解CPLD设计的全过程和相关软件的使用。

二、实验设备ZYE1502C型实验箱三、内容要求三个输入接拨位开关，八个输出接发光二极管，设计部分采用VHDL语言完成。

3-8译四、实验步骤（以下各个实验步骤均相同，可省略）1、输入；2、编译；3、仿真；4、下载；5、连线。

（1）3个拨位开关连接A、B、C信号所对应的管脚，8个输出信号顺序连接8个LED灯；（2）依次变更A、B、C输入，观测输出LED的变化。

五、实验报告1、论述实验过程和步骤；2、填写正确的实验结果。

六、实验小结。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY demultiplexer ISPORT ( en, a, b, c: IN STD_LOGIC;y0, y1, y2, y3, y4, y5, y6, y7: OUT STD_LOGIC );END ENTITY demultiplexer;ARCHITECTURE fh1 OF demultiplexer ISSIGNAL X : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINX <= en & A & B & C ;--并置敏感信号PROCESS (X) BEGINCASE X ISWHEN "1000" => Y0<='1' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1001" => Y0<='0' ; Y1<='1' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1010" => Y0<='0' ; Y1<='0' ; Y2<='1' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1011" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='1' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1100" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='1' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1101" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='1' ; Y6<='0' ; Y7<='0' ;WHEN "1110" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='1' ; Y7<='0' ;WHEN "1111" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='1' ;WHEN OTHERS => Y0<='1' ; Y1<='1' ; Y2<='1' ; Y3<='1' ; Y4<='1' ; Y5<='1' ; Y6<='1' ; Y7<='1' ;END CASE;END PROCESS;END ARCHITECTURE fh1;。

目录一、3-8译码器功能分析及逻辑设计、逻辑仿真 (1)1.1功能分析 (1)1.2逻辑设计 (1)1.3逻辑仿真 (3)二、晶体管级电路设计 (4)三、S-Edit电路设计 (6)3.1 NAND4的电路图及仿真 (6)3.2 INV 的电路图及仿真 (9)3.3译码器的电路图及仿真 (12)3.3.1译码器的逻辑功能仿真 (13)3.3.2译码器的功耗仿真 (18)3.3.3译码器的延迟仿真 (22)四、L-Edit电路设计 (27)4.1 NAND4 的版图设计与DRC (27)4.2 INV 的版图设计与DRC (29)4.3译码器的版图设计及DRC (31)五、LVS (32)一、3-8译码器功能分析及逻辑设计、逻辑仿真1.1功能分析3-8 译码器的输入是 3 个口 , 输出是 8 个口。

如果输入是 101 那么就是第 5 个口为低电平，表示二进制数是 5 。

3-8 译码器的功能就是把输入的 3 位 2 进制数翻译成 10 进制的输出。

3-8译码器具有3个数据输入端A2、A1和A0，1个片选输入端C S，8个数据输出端Y0~Y7，实现数据输入端到输出端的译码逻辑功能，片选端C S低电平有效。

1.2逻辑设计各个输出口的逻辑表达式如下：Y0=C S A2 A1 A0Y1=C S A2 A1 A0Y2=C S A2 A1 A0Y3=C S A2 A1 A0Y4=C S A2 A1 A0Y5=C S A2 A1 A0Y6=C S A2 A1 A0Y7=C S A2 A1 A0表1.2.1为译码器真值表。

表1.2.1 3-8译码器真值表根据 3-8 译码器的逻辑表达式及真值表，在quartus2设计出相应的电路原理图，如图 1.2.1所示。

图1.2.1 quartus2原理图1.3逻辑仿真在quartus2中对刚刚画出的3-8译码器进行仿真，设置仿真时长为16ns，Cs 周期为16ns，A2周期为8ns，A1周期为4ns，A0周期为2ns。

第一章绪论1.1 EDA技术介绍EDA（Electronic Design Automation）技术是现代电子工程领域的一门新技术。

基于可编程逻辑器件的数字系统EDA技术可以简单概括为以大规模可编程逻辑器件为设计载体，通过硬件描述语言输入给相应开发软件，经过编译和仿真，最终下载到设计载体中，从而实现系统电路。

在数字系统中，能将二进制代码翻译成所表示信息的电路称为译码器。

译码器是一个多输入、多输出的组合逻辑电路。

它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。

译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。

不同的功能可选用不同种类的译码器。

而常用的译码器有二进制译码器，二—十进制译码器和显示译码器。

译码器可分为通用译码器和显示译码器两大类。

前者又分为变量译码器和代码变换译码器。

变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。

若有n个输入变量，则有2n个不同的组合状态，就有2n 个输出端供其使用。

而每一个输出所代表的函数对应于n个输入变量的最小项。

本次课程设计的题目为3-8译码器。

要求用掌握3-8译码器的构成、原理与设计方法；熟悉quartus60软件的使用方法；能用VHDL语言设计3-8译码器电路；并仿真出3—8译码器的功能。

第二章 3—8译码器2.1 3—8译码器介绍译码器属于组合逻辑电路，它的逻辑功能是将二进制代码按其编码时的原意译成对应的输出高、底电平信号，又叫解码器。

在数字电子技术中，它具有非常重要的地位，应用也很广泛。

它除了常为其它集成电路产生片选信号之外，还可以作为数据分配器、函数发生器用，而且在组合逻辑电路设计中它可替代繁多的逻辑门，简化设计电路。

这次我们运用的3 线－8 线译码器就是一个典型例子。

38译码器为3 线－8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其主要电特性的典型值如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。

实验报告学院：专业：电子信息工程班级：姓名学号实验组实验时间指导教师成绩课程名称硬件描述语言实验项目名称3-8译码器实验目的1．学习组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言 2．熟悉利用Quartus II开发数字电路的基本流程和Quartus II软件的相关操作3．学会使用Vector Wave波形仿真实验要求按照老师的要求完成实验，编写实验报告实验原理在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。

把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。

具有编码功能的逻辑电路称为编码器。

编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。

例如8线‐3线编码器和10线‐4线编码器分别有8输入、3位输出和10位输入、4位输出。

由真值表可见，需要有一组8bit的可变输入作为输入数据，故此处选择开发板上的SW0—SW7，作为输入（注意，每一次只能有一位为高，比如00001000）。

为使输出特征明显，便于观察，故采用LED显示，此处采用D0—D2依次显示。

实验仪器软件：Altera Quartus II 9.0 集成开发环境。

实验步骤 1.选择“开始”→“所有程序”→“Altera”→“Quartus II 9.0”→“Quartus II 9.0（32bit）”，启动软件。

2.选择“File”→“New Project Wizard”，出现“Introduction”页面，如图所示，该页面介绍所要完成的具体任务。

3.单击“Next”按钮，进入工程名称的设定、工作目录的选择。

4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶层文件的实体名（注意：工程名必须与顶层实体名相同，工程目录可以随意设置，但必须是英文的目录，工程名跟顶层实体名必须也是英文开头。

不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装目录中。