L波段宽带频率捷变频率综合器设计

总第183期2009年第9期舰船电子工程Ship Electronic Engineering Vol.29No.9202　L 波段宽带频率捷变频率综合器设计3马向峰(中国空空导弹研究院　洛阳　471009)摘　要　通过对频率合成方式进行分析,提出了一种新颖的L 波段宽带频率捷变频率综合器设计方案。

利用DDS 电路产生的窄带频率捷变信号与数字锁相环电路产生的宽带跳频信号有机结合,并通过混频器及滤波器的合理设计,实现了宽带频率捷变。

L 波段宽带频率捷变频率综合器取得良好的实际工程应用效果,并对其它频率综合器的设计具有较高的参考借鉴价值。

关键词　频率合成;DDS ;PLL ;频率捷变中图分类号　TN919Design of L 2ba nd Frequency Agility Broa dbandFrequency Synt hesizer DesignMa Xia ngf e ng(China Airborne Missile Academy ,L uoyang 471009)Abs t rac t Based on the analysis of f requency synthesis approach ,a novel L 2band f requency agility Broadband f requencysynthesizer is anic combination of DDS circuit generated by the signal narrow 2band f requency agility and digital phase 2locked loop circuit generated by broadband f requency hopping signals ,and through the rational design of mixer and fil 2ter ,achieves broadband f requency agility.the L 2band f requency agility broadband f requency synthesizer has achieved good re 2sults in practical engineering applications ,and has a high reference value to other f requency synthesizer design.Ke y w ords f requency synthesis ,DDS ,PLL ,frequency agility Clas s Num ber TN9191　引言频率合成器是现代电子系统的重要组成部分,在通讯、雷达、电子对抗、导航、遥控遥测、仪器仪表等众多领域得到广泛应用。

数字分频锁相技术是长期以来应用成熟的技术,杂散抑制度很高、频率控制方式相对比较方便,广泛应用于宽带跳频频率源的设计。

直接数字频率合成DDS (Direct Digital Frequency Synt hesis )技术的飞速发展极大地促进了频率合成技术的发展,其优点是具有极高的频率分辨率,易实现捷变频,控制方便及能灵活产生多种信号;缺点是杂散抑制差,且分布不易确定。

将DDS 技术和锁相环(Phase 2Locked Loop )技术相结合,取长补短,优势互补可以实现宽带频率捷变频率合成器设计[1]。

2　基于DDS 与PLL 结合的频率合成分析 频率合成主要有三种方法:直接模拟合成法、锁相环合成法和直接数字合成法。

直接模拟合成法利用倍频、分频、混频及滤波,从单一或几个参考频率中产生多个所需的频率,频率转换时间快,但3收稿日期:2009年5月9日,修回日期:2009年6月15日作者简介:马向峰,男,工程师,研究方向:微波电路设计。

2009年第9期舰船电子工程203体积、功耗大,已很少采用。

锁相环频率合成法通过锁相环完成频率的加、减、乘、除运算。

其输出频率信号锁定在参考频率上,达到与基准频率信号相同的频率稳定度;锁相环路相当于一个窄带跟踪滤波器,具有良好的窄带跟踪特性、良好频率稳定度及相位噪声特性。

结构简单、便于集成,频谱纯度高,得到广泛应用;但其存在高分辨率和快转换速度之间的矛盾,一般只能用于大步进频率合成技术中[2]。

DDS利用数字方式累加相位,再以相位之和作为地址来查询正弦函数表得到正弦波幅度的离散数字序列,最后经D/A变换得到模拟正弦波输出。

具有极高的频率分辨率,极快的变频速度,相位连续,相位噪声低,易于功能扩展和全数字化便于集成等优点,但其输出带宽较窄和杂散抑制较差[3]。

DDS技术和数字分频锁相技术相结合产生了混合式频率合成技术(Hybrid Frequency Synt he2 sis),提出了一系列基于DDS与PLL结合应用的频率合成方案。

2.1　DDS直接激励PLL方案DDS直接激励PLL方案原理框图见图1。

通过嵌入式微控制器(MCU)控制DDS输出频率来改变PLL的参考频率,利用高的鉴相频率来提高PLL的切换速度,利用DDS的高分辨率来实现小间隔频率切换,PLL的带通特性可以很好的抑制DDS输出频谱中的部分杂散。

跳频时间由PLL环路滤波器的带宽决定:要获得比较高的跳频速度,环路带宽必须足够的宽;要获得较好的相噪和杂散指标,环路带宽必须足够的窄。

由于PLL的引入,系统的跳频速度只能达到的μs量级。

该方案实现了DDS和PLL的优势互补,具有高频率分辨率,杂散小、相位噪声好的特点。

其缺点是频率切换速度完全由PLL决定,跳频速度不快[4]。

图1　DDS直接激励PLL方案原理框图2.2　DDS与PLL环外混频方案DDS与PLL环外混频方案原理框图见图2。

PLL产生固定点频,DDS在MCU的控制下产生跳频频率信号,经混频把DDS的输出频率信号搬移到比较高的频段从而克服DDS输出频率低的缺点。

由于PLL产生的是固定点频,系统的输出跳频时间就只由DDS的跳频时间决定[5]。

图2　DDS与PLL环外混频方案原理框图其优点是可以获得很高的跳频速度、高频率输出、频率分辨率,相位噪声低。

其缺点是:1)由于输出频率是由DDS和PLL的输出频率相混频的产生的,无论PLL的输出频率杂散如何,由DDS产生的近端杂散也会通过混频器的作用而搬移到输出频段范围内,很难滤除;2)由于混频器的引入,其它非线性的杂散会更加复杂而难以滤除;3)由于DDS输出带宽不宽,其输出频带也不宽[5]。

DDS与PLL环外混频方案方案通常适用于输出频带比较窄频率综合器设计。

3　L波段宽带频率捷变频率综合器设计方案3.1　DDS+DS(倍频)频率合成方案DDS与DS(倍频)相结合,利用倍频电路代替PLL克服了DDS+PLL频率合成器的频率转换时间长的缺点。

DDS信号经倍频链电路倍频放大滤波提高了输出信号频率、带宽。

DDS与DS(倍频)频率合成方式关键在于DDS输出频带、倍频链和滤波电路的设计:1)正确选择DDS的输出频带可以降低DDS 输出频带内杂散信号电平;2)倍频链电路的合理分配设计可降低对滤波电路的设计难度;3)合理的滤波器设计,有效滤除带外杂散信号[7]。

DDS+倍频链进行频率合成方式具有很高的跳频速度、扩频方式灵活。

由于其输出信号是直接由DDS倍频产生的、近端杂散比较差;倍频器的引入会产生较多的非线性失真和杂散、且随倍频次数的提高杂散增大,此方案可用于对近端杂散要求不太高的雷达电子系统。

3.2　改进的DDS+PLL频率合成方案为了实现宽带频率捷变,需对DDS与PLL环外混频方案进行改进,以充分利用DDS频率精度高、频率转换速度快与PLL大带宽的特点,其原理框图见图3。

204　马向峰:L波段宽带频率捷变频率综合器设计总第183期图3　改进的DDS+PLL环外混频方案原理框图DDS输出频率为60±10M Hz的信号,通过与一个500M Hz固定频率信号(PDRO)混频、滤波,输出一个440±10M Hz的信号,然后与PLL产生频带1600～1900M Hz、频率步进为20M Hz的信号下变频滤波后产生一个1140±10～1440±10M Hz 的L波段信号,实现了L波段300M Hz宽带大跳频与20M Hz窄带频率捷变[8]。

由于DDS的相位截断误差以及D/A转换器精度等引起DDS电路中的杂波信号,在进行DDS 设计时需通过合理选择DDS时钟频率及输出频带以避开高杂波区域的方式来减小DDS输出频带内的杂波[9]。

锁相环杂波主要考虑鉴相泄漏,当锁相环的鉴相频率很低时,鉴相泄漏的抑制尤为重要,采用二阶低通有源滤波器对鉴相泄漏具有很好的抑制效果。

VCO主要考虑电源滤波,通过采取良好滤波措施、良好接地及合理布线,通常VCO杂波抑制可以做到80dB以上。

经合理设计60±10M Hz的DDS信号杂散指标在-65dBc以下,经混频、滤波、放大等电路后,L 波段频率综合器杂散指标可以实现在-60dBc以下。

实际工程应用中大跳频信号由PLL电路来实现、频率切换速度为μs量级;窄带应用时利用DDS 可以产生任意波形、频率切换时相位连续、频率切 换速度快等特点,可实现线性调频等特殊体制信号波形,以满足系统设计要求[10]。

4　结语采用宽带跳频与窄带频率捷变相结合的方案实现了L波段宽带频率捷变频率综合器的设计,具有工作频带宽、频率捷变、输出信号波形控制方式灵活等优点,可以广泛应用在现代电子系统,具有较高的工程应用价值。

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