8～12.4GHz宽带频率合成器的设计

一种宽带低相噪频率合成器的设计方法研究佚名【摘要】提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环(phase locked loop,PLL)芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10～20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于—109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.【期刊名称】《电波科学学报》【年(卷),期】2018(033)006【总页数】6页(P746-751)【关键词】10～20 GHz;宽带;低相位噪声;锁相环;频率合成器【正文语种】中文【中图分类】TN74+2引言频率合成器是通信、雷达、电子干扰与对抗、仪器仪表和消费电子等电子设备的核心组成部分,它的性能可直接决定电子设备的整体性能[1].频率合成器在电路实现上通常有以下三种方式:直接式频率合成、直接数字式频率合成和间接式频率合成(即锁相环(phase locked loop,PLL)).三种实现方式各有优缺点,通常来说,PLL在跳频时间和相位噪声指标上不及前两种合成方式,但在高频段、宽带、功耗、体积、成本和灵活性上有很大的优势,是目前频率合成器领域应用较多的合成方式,特别是在毫米波等高频段上优势非常明显,也是目前研究的热点.文献[2-3]研究了基于互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)的PLL芯片设计;文献[4]提出了采用光电振荡器来代替传统压控振荡器(voltage controlled oscillator,VCO),以获取更低的相位噪声;文献[5-6]研究了PLL在角位置测量和雷达波形产生中的应用;文献[7]研究了多频段VCO的宽带PLL.虽然已有研究较多,但是他们在宽带输出和低相位噪声上很难兼顾.本文提出了一种低相噪的宽带PLL的设计方法,采用了超低相位噪声数字锁相技术,采取了多种降低相位噪声的措施,实现输出频率10～20 GHz,输出10 GHz信号时相位噪声指标优于-109 dBc/Hz@1 kHz,输出20 GHz信号时相位噪声指标优于-101 dBc/Hz@1 kHz,相位噪声指标优于常规宽带PLL 10 dB以上.1 设计方案本文所提的PLL技术的原理实现如图1所示,主要由以下四个部分组成:PLL芯片、环路滤波器、VCO和外置分频器.对外接口也较为简洁,分别为:“参考入”、“控制入”和“信号出”.其中“参考入”为外部送入的PLL芯片的参考时钟信号,因为该信号的相位噪声很大程度上决定了PLL输出信号的相噪指标,所以为了得到更低相噪的输出信号,通常该信号由高稳定低相噪的恒温晶振直接提供.“控制入”为外部送入的低频控制信号,主要是为PLL芯片提供控制信号,对芯片内部的寄存器组进行相应的配置.“信号出”为VCO输出的信号,即PLL电路最终输出的信号,也是我们所需的信号.外置分频器的分频比根据输出信号的频率和PLL芯片最高的工作频率确定.本方案中“参考入”频率为100 MHz,“信号出”频率为10～20 GHz,外置分频器分频比为2.图1 PLL原理设计框图Fig.1 Block diagram of PLL1.1 信号流程对PLL芯片正确地配置后,该PLL电路的信号流程如下:PLL芯片对输入的参考信号与外置分频器输入的信号分别进行R分频和N分频操作,分频后的信号再进行鉴频鉴相处理,并将鉴频鉴相误差脉冲信号通过内部电荷泵输出;环路滤波器对鉴频鉴相误差脉冲信号进行低通滤波处理,滤除高频分量,输出直流分量,即为VCO的调谐电压.该调谐电压决定了VCO最终输出信号的频率,VCO输出的信号分为两路,一路直接输出信号,另一路通过外置分频器分频后反馈到PLL芯片进行鉴频鉴相处理,形成一个可动态调整的锁相反馈环路.1.2 器件选型PLL芯片是本设计的核心器件,它对整个PLL电路起着非常关键的作用.该器件我们选用了成都振芯科技的GM4704,最高鉴相频率达到115 MHz,可获得极低的带内相位噪声性能,归一化相位噪声底为-233 dBc/Hz.该器件为ADI公司HMC704的国产化替代型号,GM4704的技术指标全面达到HMC704的技术指标,有些指标甚至优于原片,如它的最高的工作频率可达10 GHz,是一款高性能的PLL芯片,并可提供高质量等级的器件,可满足某些领域对高质量等级器件和高国产化率的需求,该芯片的内部原理框图如图2所示.图2 GM4704原理框图[8]Fig.2 Block diagram of GM4704[8]环路滤波器采用的是有源环路滤波器,有源环路滤波器核心器件为运算放大器,我们选用的是美国TI公司的一款低噪声高速运放,型号为THS4031,低噪声的运放会减少由外部带入的一些噪声干扰,从而可进一步地降低输出信号的相位噪声.VCO为PLL电路的输出关键器件,它决定着PLL电路输出信号的频率范围,根据要求,我们选用ADI公司的HMC733,输出频率覆盖10～20 GHz.外置分频器主要是对VCO输出的信号进行分频,由于PLL芯片输入信号的最高频率低于VCO的最高输出频率20 GHz,所以必须对VCO的输出信号进行2分频处理,以适应PLL芯片的最高工作频率.外置分频器选用的是Microsemi公司的可变分频器UXD20P.1.3 频率设置众所周知,PLL的输出信号频率计算公式如式(1)所示:(1)式中:fout为PLL输出信号的频率;fref为输入PLL的参考信号频率;m为VCO反馈支路信号的外置分频系数;R为PLL芯片内部参考支路分频器的分频比;Nint为PLL 芯片内部反馈支路分频器分频比的整数部分;Nfrac为PLL芯片内部反馈支路分频器分频比的小数部分.本文中输入的参考信号频率为100 MHz,工作模式为整数分频模式,输出10 GHz信号时,相关参数的设置如下:fref=100MHz,R=1,m=2,Nint=50,Nfrac=0.1.4 环路滤波器设计环路滤波器的主要作用是滤除鉴相误差电压中的高频分量和噪声[9],它对整个PLL 电路的性能起着关键的作用,因为环路滤波器决定了PLL输出信号的杂散抑制、相位噪声、锁定时间和稳定性等重要指标,我们在进行环路滤波器设计时应综合考虑PLL的各项技术指标的要求,做到合理分配.PLL环路带宽内的相位噪声主要由PLL 芯片及参考信号的相位噪声决定,环路带宽以外的相位噪声则是主要由VCO的相位噪声决定,所以最佳的环路带宽设计为带内相位噪声与VCO相位噪声相等时的频率值.本设计采用有源环路滤波器,图3给出了该环路滤波器的设计框图.本设计中环路带宽为300 kHz,相位裕度为55°.图3 环路滤波器原理框图Fig.3 Block diagram of loop filter1.5 相位噪声分析PLL的相位噪声模型如图4所示[10].图4 PLL相位噪声模型Fig.4 PLL phase noise model图4中,Sφi(ω)为输入参考信号的相位噪声功率谱密度,SφPD(ω)为鉴相器引入的相位噪声功率谱密度,SφF(ω)为环路滤波器引入的相位噪声功率谱密度,SφVCO(ω)为VCO引入的相位噪声功率谱密度,SφN(ω)为分频器引入的相位噪声功率谱密度,Sφo(ω)为输出信号的相位噪声功率谱密度.PLL的前向传递函数为(2)PLL的开环传递函数为(3)PLL的闭环传递函数为(4)式(2)～(4)中:KPD为鉴相器的增益常数;KVCO为VCO的压控灵敏度;F(s)为环路滤波器的传递函数;N为分频比.输出信号总的相位噪声功率谱密度如下:|1-H(jω)|2(5)由式(5)可知,输出信号的相位噪声是由输入参考信号、鉴相器、分频器、环路滤波器和VCO共同决定的.PLL的环路带宽内的基底相位噪声可由下式估算得出[11]:NP,floor=NFloorFOM+20lg N+10lg fpfd.(6)式中:NFloorFOM为PLL芯片的归一化相位噪声底;N为分频比;fpfd为鉴相频率. GM4704在整数分频模式下NFloorFOM典型值为-233 dBc/Hz,鉴相频率fpfd 为100 MHz,工作在整数分频模式下,输出信号为10 GHz时,分频比N为100,根据公式(6),PLL的环路带宽内基底相位噪声计算结果如下:NP,floor =-233+20lg 100+10lg(1×108)≈-113 dBc/Hz.(7)式(7)为理论的环路带宽内相位噪声底值,而实际上PLL的相位噪声值肯定要高于理论相位噪声底.因为在电路实现时,会引入一些外部噪声,如鉴相器、分频器、有源环路滤波器和VCO等,恶化了PLL输出信号的相位噪声.1.6 低相位噪声实现相位噪声为频率合成器的最为核心的指标,它是决定频率合成器输出信号质量好坏的关键因素,在PLL电路中我们可通过以下几种措施来降低输出信号的相位噪声: 1) 采用低相噪线性稳压器、良好的电源隔离和滤波,尽量减少通过电源引入的外部噪声;2) 采用低相噪参考信号输入,如采用恒温晶振输出的信号作为PLL的参考信号;3) 提高鉴相信号的频率,减小VCO至鉴相器的分频次数;4) 选用低归一化相位噪声底的PLL器件,降低环路带宽内的相位噪声底;5) 优先采用无源环路滤波器,因为无源环路滤波器基本没有引入外部噪声,若只能采用有源环路滤波器时,则选用低噪声的运算放大器,可减少外部噪声的引入.2 测试结果通过以上的理论分析,用频谱仪和信号源分析仪等仪表,对该PLL电路进行杂散抑制和相位噪声的指标测试,测试时用低相噪的100 MHz恒温晶振作为PLL的输入参考信号,测试结果如下.图5、图6为PLL输出10 GHz和20 GHz信号时的频谱图,从图中可以看出,杂散抑制均大于60 dBc.图7和图8分别为PLL输出10 GHz和20 GHz信号的相位噪声测试曲线,10 GHz 信号的相位噪声优于-109 dBc/Hz@1 kHz,20 GHz信号的相位噪声优于-101 dBc/Hz@1 kHz,实际测得的相位噪声指标与前面计算出的带内基底相位噪声理论值比较接近,相差的部分即为电路中引入的外部噪声所引起的相位噪声恶化量.图5 输出10 GHz信号时的频谱图Fig.5 Frequency spectrum chart of 10 GHz 图6 输出20 GHz信号时的频谱图Fig.6 Frequency spectrum chart of 20 GHz 图7 10 GHz信号时相位噪声测试图Fig.7 Phase noise curve of 10 GHz图8 20 GHz信号时相位噪声测试图Fig.8 Phase noise curve of 20 GHz表1将之前公开的论文成果与本文进行了比较,可以看出,本文表现出更宽的频率带宽和更低的相位噪声性能.表1 本文与其他文献的性能比较Tab.1 The performance comparison between this paper and previous papers文献信号带宽相位噪声 [4]20 GHz点频-80 dBc/Hz@100 Hz(20 GHz) [12]7.12～9.12 GHz-97 dBc/Hz@1 kHz(9.12 GHz) 本文10～20 GHz-109 dBc/Hz@1 kHz(10 GHz)-89 dBc/Hz@100 Hz(20 GHz)3 结论宽带和低相位噪声是频率合成器的主要研究方向,本文基于超低相噪数字锁相技术,实现了10 ～20 GHz的宽带输出.实验结果表明,该PLL具有非常优异的性能,特别是在低相位噪声方面,优于常规宽带PLL10 dB以上,与直接式频率合成器相当,但相比直接式频率合成器.该PLL具有宽带、控制灵活、体积小、功耗低和成本低等优点,为现代雷达、电子干扰与对抗等电子系统提供了低成本、低功耗和高性能的频率合成器解决方案.参考文献【相关文献】[1] 刘永智, 鲍景富, 高树廷. 一种宽带频率综合器的设计与实现[J].中国电子科学研究院学报, 2011, 6(1): 24-27.LIU Y Z, BAO J F, GAO S T. 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(in Chinese)[12] 李昂, 于萌, 朱康生. 宽带低相噪频率综合器设计与研究[J].电子科技, 2015, 28(7): 54-59.LI A, YU M, ZHU K S. Design and implementation of wide-band low phase noise frequency synthesizer[J]. Electronic science and technology, 2015, 28(7): 54-59. (in Chinese)。

Ku波段频率合成器的设计与实现的开题报告
一、研究背景及意义
随着无线通信的迅速发展，射频技术的应用越来越广泛，射频频率合成器在无线通信中起到了关键作用。

目前，最常用的频率合成技术是锁相环（PLL）技术，但由于PLL技术本身的设计限制，导致在某些应用场合中，PLL技术难以满足要求，如在Ku波段（12 GHz – 18 GHz）的制造中。

因此，需要研究开发一种适用于Ku波段频率合成器的设计方案，以满足无线通信系统对高稳定度、高精度、高带宽和低相位噪声等要求。

二、研究内容及方法
本文将研究设计一种Ku波段（12 GHz – 18 GHz）频率合成器，主要研究内容包括：
1. 频率合成器的基本原理及特点
通过对频率合成器的基本原理和特点进行研究，为后续的设计提供理论支持。

2. Ku波段频率合成器的设计方案
综合考虑Ku波段频率合成器的要求和特点，设计合适的频率合成器电路方案，包括参考源、频率分配器、相位调节器等模块。

3. 频率合成器的实现
根据设计方案，制作频率合成器模块，并对其进行测试和调试。

4. 频率合成器的性能分析
对频率合成器的稳定度、精度、带宽和相位噪声等性能指标进行测试和分析。

三、可行性分析
本文所研究的Ku波段频率合成器设计方案具有一定的可行性。

首先，目前市场上缺乏针对Ku波段的频率合成器，有一定的市场需求；其次，本研究针对Ku波段频率合成器的基本原理和特点进行了分析和研究，具有较高的理论可行性；最后，频率合成器的实现采用了成熟、可靠的电
路设计方法，具有较高的工程可行性。

总之，本研究的Ku波段频率合成器设计与实现具有很高的研究价值和实际应用价值。

频率综合器的结构引言频率综合器是一种电子器件，用于将一个或多个输入信号的频率按照一定的规律合成为一个输出信号的器件。

频率综合器在通信系统、无线电设备、音频设备等领域中具有广泛的应用。

本文将介绍频率综合器的结构及其工作原理。

一、频率综合器的基本原理频率综合器的基本原理是利用相位锁定环（Phase-Locked Loop，简称PLL）来实现输入信号频率的合成。

PLL由相位比较器、低通滤波器、可变频率振荡器和分频器组成。

其工作原理如下： 1. 输入信号与可变频率振荡器产生的信号经相位比较器进行相位对比。

2. 相位比较器的输出经低通滤波器进行滤波，得到控制电压。

3. 控制电压作用于可变频率振荡器，使其输出信号的频率与输入信号的频率相同或相差一个整数倍。

4. 分频器将可变频率振荡器的输出信号进行分频，得到所需的输出频率。

二、频率综合器的结构频率综合器的结构可以分为三个部分：输入模块、PLL模块和输出模块。

2.1 输入模块输入模块用于接收外部的输入信号作为合成频率的参考信号。

输入模块通常包括滤波器、放大器和相位锁定环。

滤波器用于消除输入信号中的干扰，放大器用于增加信号强度，相位锁定环用于提供输入信号与合成信号之间的相位对比。

2.2 PLL模块PLL模块是频率综合器的核心部分，主要由相位比较器、低通滤波器、可变频率振荡器和分频器构成。

2.2.1 相位比较器相位比较器用于比较输入信号的相位与可变频率振荡器输出信号的相位差，产生控制电压。

2.2.2 低通滤波器低通滤波器对相位比较器的输出信号进行滤波，去除高频噪声，得到平滑的控制电压。

2.2.3 可变频率振荡器可变频率振荡器根据控制电压的调节，改变输出信号的频率，以实现输入信号频率的合成。

2.2.4 分频器分频器将可变频率振荡器的输出信号进行分频，得到所需的输出频率。

2.3 输出模块输出模块用于将频率综合器合成的输出信号输出到外部电路。

输出模块通常包括滤波器和放大器，滤波器用于去除合成信号中的高频噪声，放大器用于增加输出信号的幅度。

4～8 GHz宽带频率合成器的设计
王莉军;刘光祜
【期刊名称】《现代电子技术》
【年(卷),期】2008(031)001
【摘要】研究了一种采用ADI公司的ADF4153小数N分频PLL频率合成器芯片来实现宽频带、小步进的频率合成器的方法.ADF4153可以实现无线通信系统接收机和发射机中本地振荡器,他包括低噪声的数字鉴频鉴相器、电荷泵和可编程分频器.该频率合成器频率范围4～8 GHz,步进1 MHz,且在8 GHz输出时,相位噪声低于-85 dBc/Hz@1 kHz.
【总页数】3页(P66-67,70)
【作者】王莉军;刘光祜
【作者单位】电子科技大学,电子工程学院,四川,成都,610054;电子科技大学,电子工程学院,四川,成都,610054
【正文语种】中文
【中图分类】TN41;TP33
【相关文献】
1.一种7GHz～20GHz宽带频率综合器的设计 [J], 覃洁琼;朱良凡;丁玉宁
2.基于ADF4360-2的1GHz频率合成器设计 [J], 王艳琴;高永亮
3.8～12.4GHz宽带频率合成器的设计 [J], 何恭涛;钱光弟
4.24GHz射频前端频率合成器设计 [J], 饶睿楠;王栋;余铁军;唐尧
5.24 GHz射频前端频率合成器设计 [J], 饶睿楠;王栋;余铁军;唐尧
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Ku频段宽带功率合成放大器设计党章【摘要】在常用的微带两分支线电桥理论基础上，通过类似的奇偶模分析法对具备更宽工作频带的微带三分支线电桥进行了理论推导，得到了满足3 dB耦合条件时的各分支线特性阻抗计算公式。

借助3D电磁场仿真软件HFSS，对理论计算初值进行了仿真优化，最终得到工作带宽可覆盖整个Ku频段（12～18 GHz）的微带三分支线3 dB电桥。

采用该3 dB电桥背靠背地将2只功放管合成，在13～17 GHz频段内实现了输出功率高于35 W的宽带功率合成放大器。

%Microstrip 90°hybrid ring with three branches,which has wider operating band,is analyzed through even and odd mode method based on normaldouble⁃branch bridge,and the formula of each branch's characteristic impedance with hybrid ring 3 dB couplingis derived.The final 90°hybrid ring circuit,which can operate within the whole Ku⁃band(12~18 GHz),is simulated and optimized by using 3D electromagnetic simulation software HFSS.A broadband power combining amplifier,which has more than 35 W saturated output power covering 13~17 GHz,is designed by using two power MMICs and the final 90°hybrid ring circuits backtoback.【期刊名称】《无线电工程》【年(卷),期】2015(000)008【总页数】4页(P58-61)【关键词】Ku频段;微带分支线电桥;宽带;功率合成;放大器【作者】党章【作者单位】中国西南电子技术研究所，四川成都610036【正文语种】中文【中图分类】TN72Abstract Microstrip 90°hybrid ring with three branches,which has wider operating band,is analyzed through even and odd mode method based on normal double-branch bridge,and the formula of each branch's characteristic impedance with hybrid ring 3 dB couplingis derived.The final 90°hybrid ring circuit,which can operate within the whole Ku-band(12~18 GHz),is simulated and optimized by using 3D electromagnetic simulation software HFSS.A broadband power combining amplifier,which has more than 35 W saturated output power covering 13~17 GHz,is designed by using two power MMICs and the final 90°hybrid ring circuits backtoback. Key words Ku-band;microstrip 90° hybrid ring;broadband;power combining;amplifier功率合成中常用的电路形式包括：双定向3 dB耦合器[1]、lange电桥、威尔金森功分/合成器以及3 dB分支线电桥等。

用于无线电力系统的高精度自适应数字频率合成器的制作方法无线电力系统中的高精度自适应数字频率合成器是一种能够生成具有很高精度的调频信号的电子设备，它非常适用于需要高精度调频信号的应用领域，如无线电通信、雷达探测、卫星通信等。

下面就为大家介绍一下无线电力系统的高精度自适应数字频率合成器的制作方法。

1.设计数字频率合成器的基本结构数字频率合成器的基本结构包含：可编程振荡器、频率切换器、相位累加器、数字调制器和输出滤波器。

可编程振荡器产生一个基准频率，经过与频率切换器的切换和相位累加器的相位累加后，产生成输出信号。

数字调制器则用于对输入数据进行高速数字调制，输出滤波器则用于滤除输出信号中的杂波和无用信号，使其成为一个纯净的调频信号。

2.设计数字频率合成器的电路原理图在进行数字频率合成器的制作之前，需要先设计出数字频率合成器的电路原理图。

电路原理图应包含可编程振荡器、频率切换器、相位累加器、数字调制器和输出滤波器的各个模块。

其中，可编程振荡器可以选用基于DDS（直接数字频率合成）技术的芯片，频率切换器和相位累加器可以使用FPGA（现场可编程门阵列）实现，数字调制器可以采用高速数字信号处理器（DSP）进行实现。

3.编写数字频率合成器的控制程序数字频率合成器的控制程序主要用于对数字频率合成器的各个模块进行控制和调节。

控制程序应包含一个可编程振荡器的频率控制函数，以及一个相位累加器的相位控制函数。

其中，可编程振荡器的频率控制函数需要根据输入数据的不同进行调整，以产生不同频率的调频信号。

相位累加器的相位控制函数则需要根据输入数据的速率和调频信号的频率进行调节，以保证相位累加的正确性。

4.进行数字频率合成器的硬件设计和制作数字频率合成器的硬件设计和制作主要包括：PCB（印制线路板）设计和制作、元器件选型和采购、硬件的组装和调试等。

在进行硬件设计和制作时，需要确保电路的稳定性、传输速率和精度等方面的要求。

在元器件的选型和采购方面，需要选择高质量、稳定性好、成本合理的元器件。

应用于5GHz WLAN的频率合成器设计
随着互联网的普及,人们需求更高速率的无线局域网。

通过使用免许可证信息基础频段,无线局域网可以提供高达几十兆比特每秒的速率。

本文的主要目的是设计实现用于5GHz WLAN系统收发信机中的频率合成器。

频率合成器的主要作用是产生精确的本振信号,并能根据信道规划产生不同的中心频率。

在本文第二章介绍了不同的射频收发信机结构。

选择适当的结构,对系统整体性能至关重要。

因为在射频频率合成器设计中,电荷泵锁相环被广泛使用。

因此,在第三章中对电荷泵锁相环进行了系统级的分析。

在第四章对频率合成器不同结构进行了性能分析。

综合考虑,最后采用整数频率合成结构。

由于系统级的参数选择,如环路带宽和相位裕量,对环路系统稳定性有重大影响。

因此,通过系统级模型仿真,确定了环路系统的重要参量,如电荷泵电流,环路带宽,相位裕量,压控增益和分频系数等。

本文随后在系统级模型仿真的基础上进行频率合成器具体电路的设计。

鉴频鉴相器采用传统形式的电路结构。

而电荷泵则在传统电路形式的基础上进行了重要改进,通过负反馈提高电荷匹配,增加单位增益缓冲降低电荷
共享。

通过改进,仿真结果显示相对于传统电路,参考杂散降低达
20dBc。

频率合成器通过TSMC0.18um工艺流片。

测试结果表明,环路工作稳定,工作在4.19GHz的参考杂散为-49dBc,基本满足设计指标。

X波段8路径向波导功率合成器设计发布时间：2022-10-19T06:26:25.322Z 来源：《福光技术》2022年21期作者：张建成海峰[导读] 本文提出了一款X波段8路径向波导功率合成器，合成器带宽覆盖8-11.5GHz。

该合成器主要由同轴波导、径向波导、微带探针组成。

通过HFSS仿真，结果显示驻波系数小于1.5，插损小于0.25dB，合成效率大于94%。

张建成海峰南京电子器件研究所南京 210016摘要：本文提出了一款X波段8路径向波导功率合成器，合成器带宽覆盖8-11.5GHz。

该合成器主要由同轴波导、径向波导、微带探针组成。

通过HFSS仿真，结果显示驻波系数小于1.5，插损小于0.25dB，合成效率大于94%。

关键词：X波段；径向波导；功率合成器1. 引言近年来，微波固态功率放大器在卫星遥感雷达、通信等领域得到了广泛的应用。

单个固态器件输出功率很难满足系统的功率需求，需要使用多个功率放大器进行功率合成来实现系统的高功率需求。

常见的功率合成方式，包括平面合成结构和空间波导合成结构。

其中，平面合成结构主要包括wilkinson功分器、分支线电桥和lange 桥；空间波导合成结构主要包括波导T形结和波导井字桥。

二进制合成方式结构简单，损耗低，电路成熟，但随着合成路数的增加，传统合成方式体积和损耗会迅速增加，使得合成路数受限。

在多路功率合成前提下，径向合成技术具有合成路数自由度高和合成效率高的优点。

本文基于径向波导结构设计了一款X波段8路径向波导合成器，设计结果仿真表明，在8-11.5GHz带宽内，该合成器驻波系数小于1.5、工作带宽大于30%、合成损耗小于0.25dB。

2. 径向波导合成器设计该合成器主要由同轴波导、径向波导、微带探针组成。

合成器输入为同轴结构，可以直接适配50Ω的N-F、TNC-F或者SMA-F接头。

分路器采用波导-微带-探针耦合结构，实现微波信号由空间波导传输到平面微带传输的转换。

频率合成器的设计与实现王帅【摘要】直接数字频率合成(DDS)是一种以固定的精确时钟源为基准,利用数字处理模块产生频率和相位均可调的输出信号的技术.为实现直接数字频率的合成,以美国lntel公司的DDS芯片8254和ATEML公司的芯片AT89C51为核心部件,给出一款频率合成器的设计方案.用户通过拨码开关输入所需频率信号的数据,利用单片机寻址相应的频率控制字,输入DDS芯片内核,通过改变调用ROM表中频率控制字的地址,来实现输出频率跳变的目的,同时在DDS输出端增加一个低通滤波器和放大器,可达到抑制杂散同时对输出信号进行放大,最终得到所要求的输出波形.【期刊名称】《华北水利水电学院学报》【年(卷),期】2012(033)004【总页数】3页(P71-73)【关键词】单片机;可编程计数器;锁相环;键盘输入【作者】王帅【作者单位】河南广播电视大学机电系,河南郑州450011【正文语种】中文频率合成技术是现代电子学的重要组成部分．它在现代电子学的各个领域中都得到广泛的应用．例如在通信、雷达、导航、电子侦察、干扰和抗干扰、广播、电视及现代测量仪器中都有应用［1］．尤其是随着通信事业的发展，频道的分布日趋密集，要求有高精度、高稳定度的通信频率，常规的信号发生器无法满足这种要求．为了解决这个难题，笔者提出了频率合成器的方案［2］．该频率合成器（函数信号源），通过键盘输入和单片机控制，输出指定频率（1～500 kHz）的连续方波信号，并在数码管上给出相应的显示．整个系统由单片机作为控制核心，起调度与协调的作用．围绕单片机扩展4个模块，分别是键盘输入模块、显示模块、基准频率信号产生模块和频率合成模块，如图1所示．各个模块有硬件的单元电路，也有相应的软件编程．系统工作原理是：首先由键盘输入指定频率值，单片机读入该值后送数码管显示，并将相应的计数值送可编程计数器/定时器8254以改变分频比．单片机产生的基准频率信号和经分频后的信号进入锁相环CD4046的输入端，最后在锁相环的输出端输出指定频率的信号．该设计硬件简单，程序量少，适用于实验室使用．图1 系统结构1 系统硬件设计整个系统由键盘输入模块、显示模块、基准频率信号产生模块和频率合成模块组成，共同完成频率合成和显示的任务．键盘输入模块由键盘完成，按键的响应主要是改变可编程计数器/定时器8254的计数值;显示模块由译码器4511、驱动芯片ULN2003、四位七段共阴极数码管共同完成，显示主要是先将计数值由二进制转换成十进制（8421BCD码），经译码器CD4511译码，然后由单片机控制驱动芯片ULN2003驱动四位七段共阴极数码管显示相应的频率值;基准频率信号产生模块由单片机89C52完成，其实现方法是通过中断法产生基准频率信号;频率合成模块由单片机89C52、可编程计数器/定时器8254、锁相环 CD4046共同完成，其过程是单片机89C52将计数值送给可编程计数器/定时器8254以改变分频比，然后经分频后的信号与基准频率信号进入锁相环CD4046，在锁相环CD4046的输出端得到指定的频率信号．频率合成模块是本设计中真正实现倍频的电路．频率合成模块由单片机89C52、可编程计数器/定时器8254、锁相环CD4046共同完成，其工作过程是：单片机89C52将计数值送给可编程计数器8254以改变分频比［3］，然后经分频后的信号与基准频率信号进入锁相环CD4046，在锁相环CD4046的输出端得到指定的频率信号．频率合成模块电路如图2所示．图2 频率合成模块电路2 软件设计该设计通过软件来完成基准时钟频率的产生，充分利用了单片机的内部定时器，省去硬件上的电路，节省了成本，且方便修改，有很强的灵活性［4］．该设计是在单片机89C52的P2．0口输出1 kHz的连续方波．1 kHz连续方波信号的周期为1 ms．因此用定时器每隔500 μs执行一次电平的变换即可．可以用取反指令完成电平的变换．频率合成模块是真正实现倍频的部分．它主要由单片机控制可编程计数器/定时器8254完成．该设计使用的是可编程计数器/定时器8254的计数器0．由前面硬件部分对可编程计数器/定时器8254的读/写逻辑和控制字寄存器的介绍可知：在为0，为1，为0的条件下，当A1，A0为11时，是写控制字寄存器;在为 0为 1为0的条件下，当 A1，A0 为 00 时，是写计数器 0［5］．CS已在硬件上接地．，在MOVX的指令下会自动完成读写信号的设置．通常情况下，是要接373（地址锁存器）来寻找相应地址的．因为在MOVX@DPTR，A的指令下，硬件如果接了373，将自动寻找地址．但为了节省硬件成本，简化电路，A1，A0的设置是通过单片机的P2．4，P2．5的置位来完成的．系统总流程如图3所示．图3 系统总流程3 结语该设计的主要特点就是有较好准确度和较宽的频率范围．设计过程体现了程序设计和锁相技术的结合．主要的设计思想是利用单片机改变分频比以及锁相环的相位锁定特性以获得与基准频率成一定倍数的信号．该设计精度高，稳定度好，设计较为简单，成本低，方便实用．参考文献［1］王幸之，钟爱琴，王雷，等．单片机应用系统电磁干扰与抗干扰技术［M］．1版．北京：北京航空航天大学出版社，2006：126 －139．［2］ Roland E Best．Phase-Locked Design，Simulation，and Applications ［M］．Fifth edition．Beijing：Mcgraw-Hill Educa-tion（Asia）Co．and Tsinghua University Press，2003：115－150．［3］ LIU Jian-min．Radar Handbook［M］．New York：McGraw-Hill，1990．［4］郑利文．直接数字频率合成器的优化技术研究［J］．现代电子技术，2010，33（18）：143 －144．［5］姜亦林，董恩生．锁相式雷达频率合成器的相位噪声分析［J］．科技创新导报，2010，20（7）：78 －79．［6］张宇飞．一种UHF RFID读写器频率合成器的设计与实现［J］．仪表技术，2010（6）：16－20．［7］曹雨，孔喜梅．基于DDS的正弦信号函数发生器［J］．北京电力高等专科学校学报：自然科学版，2010，27（7）：50－51．［8］曹文思，巩鲁洪，陈建明，等．基于ATmega 64单片机智能导盲系统设计［J］．华北水利水电学院学报，2010，31（5）：106－109．［9］李淑珍．智能函数信号发生器硬件设计概述［J］．黑龙江科技信息，2010（25）：22．［10］陈捷．DDS技术在高频信号发生器中的应用［J］．工业控制计算机，2010，23（9）：118 －119．。