《电子线路》课程设计报告
一、设计目的
本课程设计是脉冲数字电路的简单应用，在许多领域中计时器均得到普遍应用，诸如在体育比赛，定时报警器、交通信号灯、红绿灯,还可以用来做为各种药丸,药片，胶囊在指定时间提醒用药等等，由此可见计时器在现代社会是何其重要的。
本设计主要能完成：显示30秒计时功能；系统设置外部操作开关，控制计时器的直接清零、启动功能；在直接清零时，数码管显示器灭灯；计时器为30秒递加计时其计时间隔为1秒；计时器递加计时到零时，数码显示器不灭灯。
二、设计要求
1、具有显示30秒计时功能：
（1）系统设置外部操作开关，控制计时器的直接清零、启动；
（2）在直接清零时，要求数码管显示器灭灯；
（3）计时器为30秒递加计时，其计时间隔为1秒；
（4）计时器递加计时到30时，数码显示器不能灭灯。
2、设计任务及目标：
（1）根据原理图分析各单元电路的功能；
（2）熟悉电路中所用到的各集成块的管脚及其功能；
（3）进行电路的装接、调试，直到电路能达到规定的设计要求；
（4）写出完整、详细的课程设计报告。
三、原理框图
（1）总体参考方案：
30秒计时器的总体参考方案框图如图2-1所示。它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路（简称控制电路）等五个模块组成。其中计数器和控制电路是系统的主要模块。计数器完成30秒计时功能，而控制电路完成计数器的直接清零、启动计数、译码显示电路的显示等功能。
图 1 30秒计时器系统设计框图
秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不太高，故电路可采用555集成电路或由TTL与非门组成的多谐振荡器构成。
译码显示电路由CD4026和共阴极七段LED显示器组成。
（2）设计方案
分析设计任务，计数器和控制电路是系统的主要部分。计数器完成30s计时功能，而控制电路具有直接控制计数器的启动计数、译码显示电路的显示。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。在操作直接清零开关时，要求计数器清零，数码显示器灭灯。
当启动开关闭合时，计数实现计数功能；当启动开关断开时，计数器不工作。系统设计框图如图1所示。
如果根据实验所提供的参考器件，还可在秒脉冲发生模块上做些变化，前者产生的脉冲周期直接是1秒；如果让其产生的秒脉冲频率为10Hz，触发脉冲输出的方波周期为0.1秒，再将该脉冲信号送到由74LS161构成的十分频器，由74LS161输出的脉冲周期为1秒，再将该信号送到计数器74LS161。如此就可得到两个方案，由于两方案原理相同，故本设计只采用方案一所述，即直接由555多谐振荡器产生脉冲周期为1秒的脉冲。其电路如图2所示。
图2 30秒计时器
（3）时钟模块
为了给计数器74LS161提供一个时序脉冲信号,使其进行加计数,本设计采用555构成的多谐振荡电路(即脉冲产生电路),其基本电路如图4所示.
其中555管脚图如下图 3 所示.由555工作特性和其输出周期计算公式可知,其产生的脉冲周期为: T=0.7(R1+2R2)C 。
因此,我们可以计算出各个参数通过计算确定了R1取15k欧姆,R2取68k欧姆,电容取C为10uF、C1为0.1uF,.这样我们得到了比较稳定的脉冲,且其输出周期为1秒.
图 3 555管脚图
图 4 555多谐振荡电路图
（4）实物模块图
图5
图 6
译码显示模块
CD4026是一款同时兼备十进制计数和七段译码两大功能的芯片，通常在CP脉冲的作用下为共阴极七段LED数码管显示提供输入信号。在一些无需预置数的电子产品中得到了广泛的应用，节约了开发成本。由于CD4026输出端信号具有规律可循，经合理反馈后获得进位脉冲信号和本位清零信号，即可实现数字钟计时功能。
CD4026同时具有显示译码功能，可将计数器的十进制计数转换为驱动数码管显示的七位显示码，省去了专门的显示译码器。CD4026的输出abcdefg直接与LED数码管连接。?
CD4026的CR为异步清零端，CR=1时立即使计数器清零。
图 8 CD4511管脚图
2.共阴极七段LED显示器是较常用的显示数码管，但在使用时要注意的是：
1.看清楚自己用的数码管是共阴极还是共阳极的，最好在焊之前用万电用表测一下它的极性，其管脚图如下图 9 所示，如果为共阴极的，其管脚COM端接地；如果为共阳极的，起管脚COM段要接高电平。
2.还要注意在数码管电路上加上一保护电阻，起限电流的作用。
图 9 共阴极七段LED显示器管脚图
四、安装与测试
1、电路的安装
电路安装要注意几个原则：
（1）先装矮后装高、先装小后装大、先装耐焊的等；
（2）布线尽量使电源线和地线靠近实验电路板的周边，以起一定的屏蔽作用；
（3）最好分模块安装等等。
（4）此外焊接时不能出现虚焊、假焊、漏焊，更不能出现过焊，因为有些器件，不能耐高
温，比如焊接三极管时，电烙铁绝对不能停留太久。
图 10 正焊接的电路板
图 11 电路板正面
图 12 已焊好的电路板
图 13 工作中的电路板
2、电路的调试
焊接完成后，不意味着我们的工作就完成了。因为这是我们还不知道焊接好后的电路板能否正常工作，因此接下来我们要做的最重要的事就是---调试我们所焊接的电路板。
调试时应小心谨慎，电路安装完毕后，首先应检查电路各部分的接线是否正确，检查电源、地线、信号线、元器件的引脚之间有无短路，器件有无接错。再接入电路所要求的电源电压，观察电路中各部分器件有无异常现象。如果出现异常现象，应立即关断电源，待排除故障后方可重新通电。
3、实验过程中遇到的问题及解决方法
（1）接通电源后，发现电路板没有任何现象。
解决方法：再次更加仔细的检查电路，看看是否有断路或接触不良。经检查发现，是因为 CD4026芯片接触不良所致。
（2）两个LED显示器都亮，就是不能实现计数功能。
解决方法：查看CP 信号是否已接入电路。
（3）电路能实现计数功能，但是计数速度很快，与设计每秒计数一次的设定不一致。
解决方法：电容与电阻不符合设计所需，更换电容或是电阻。
六、实验体会
本次课程设计是我所做过的课程设计中最有意义也是收获最大的一次。因为在此次课程设计期间，都是我自己确定此次课程设计的题目，自己设计电路，自己上网查找相关的资料等等、、、、、、在这个过程中，我学到了很多很多。
从通过理论设计，再到确定具体方案，再到安装实际电路，最后到调试电路、成型。整个过程都需要我充分利用所学的知识进行思考、借鉴。可以说，本次课设是针对前面所学的知识进行的一次比较综合的检验。总的来说，这次课设虽然累，但非常充实。
在这次课程设计中，正确的思路是很重要的，只有你的设计思路是正确的，那你的设计才有可能成功。因此我们在设计前必须做好充分的准备，认真查找详细的资料，为我们设计的成功打下坚实的基础。
如果说前面电路的理论设计是一件多么令人头痛的事，那么安装、焊接过程则是一个考验人耐心的过程，对电路的安装、焊接、分析、调试要一步一步来，不能急躁。
要做好本次的课程设计，熟练地掌握课本上的理论知识是前提。这样才能对试验中出现的问题进行一定的分析和解决。
当然能完成本次设计，更离不开老师辛勤地指导，老师能在百忙中来指导本人，使我能更好地完成设计。总之，感谢老师的指导！！！
对设计的建议：
希望课程设计的实验室能提供可上网的电脑，这样在做课程设计的过程中，当我们遇到问题时，就能及时的查找资料。
物品清单
电子技术基础实验 课程设计 60进制计数器
一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表
实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1
Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;
24进制计数器设计报告 单时钟同步24进制计数器课程设计报告1.设计任务1.1设计目的1.了解计数器的组成及工作原理。 2.进一步掌握计数器的设计方法和计数器相互级联的方法。 3.进一步掌握各芯片的逻辑功能及使用方法。 4.进一步掌握数字系统的制作和布线方法。 5.熟悉集成电路的引脚安排。 1.2设计指标1.以24为一个周期，且具有自动清零功能。 2.能显示当前计数状态。 1.3设计要求1.画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。 并以文字对原理作辅助说明。 2.设计各个功能模块的电路图，加上原理说明。 3.选择合适的元器件，利用multisim仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。 4.在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。 5.打印PCB板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。
2.设计思路与总体框图.计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。 图1所示为计数器的一般结构框图。 十位数码显示管译码驱动异步清零计数器计数脉冲(由555电路产生)个位位数码示像管译码驱动异步清零计数器强制清零▲图1计数器结构框图3.系统硬件电路的设计3.1555多谐荡电路555多谐振荡电路由NE555P芯片、电阻和电容组成。 由NE555P的3脚输出方波。 ▲图2555电路3.2计数器电路集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。 有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。 本设计采用异步清零。 由2片十进制同步加法计数器74LS160（图2-1-1）、一片与非门74LS00（图2-1-2）和相应的电阻、开关。 由外加送来的计数脉冲（由555电路产生）送入两个计数器的CLK端，电路在计数脉冲的作用下按二进制自然序依次递增1，当个位计数到9时，输出进位信号给十位充当使能信号进位。
100进制计数器设计报告
一、设计要求 1）设计的电路可以实现预置数，实现0~9的预置，并在七段字符显示电路上显示相应的0~9。 2）同时可完成100进制的计数，并从任意100以内数开始，要求计数器为同步计数，数码管以十进制的方式显示。 3）该电路的脉冲采用555定时器来实现，要求其频率f=1HZ 。 根据555定时器产生多谐波振荡器的频率f= 1.44()2A B C R R + =1HZ 10C F μ= 1442A B K R R ∴+=Ω 50,50A B K K R R =Ω=Ω取可调的电阻 三 、元件清单 2个74LS48, 1个74LS04反相器 2个74LS160, 1个74LS147, 1个555定时器，， 9个按键开关，2个自锁开关， 2个七段数码显示电路（共阴极） 2个10μF 的电容，导线若干电阻1K Ω的13个，1个50K Ω的电阻，1个50K Ω的可调电阻，
四、安装调试过程中遇到的问题与解决方法 在首次完成电路的焊接后，接上电源，经调试，发现七段数码管显示有误，重新查找资料发现七段数码管管脚连接有误，重新修改好再试，成功实现了数码显示。此外，后期调试发现，4与5在置数时，显示不正常，检查电路发现在74ls147的1、2管脚存在短路现象，经修改后重新接上电路，再次调试，发现该电路所需功能均已实现。 五、心得体会 通过本次实验，进一步加深了对74LS48，74LS04，74LS160，74LS147的逻辑功能的理解，并且对555定时电路的原理以及应用有了更为深刻的认识。在动手焊接电路时，无形中加深了自己的动手能力，在调试过程中培养了自我总结，发现问题解决问题的能力。
设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。 1234A B C D 4 3 2 1 D C B A 161514131211109 Vcc D CR BO CO LD D D D Q Q CP CP Q Q GND 12345678 D 1 1 023 3 u2 74LS192 CR：清除端CP u：加计 数端 LD ：置数端CP D：减计 数端 CO ：非同步进位输出端 BO ：非同步借位输出端 D3、D2、D1、D0：数据输入端 Q3、Q2、Q1、Q0：输出端 74LS192引脚排列图 表74LS192（CC40192）的功能 输入端输出端功能 CR LD CP u CP D D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 ×××××××00 0 0 清零 0 0 ×× d c b a d c b a 置数 0 1 ↑ 1 ××××0000~1001加计数1001时CO=0 0 1 1 ↑××××1001~0000减计数0000时BO=0 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零 法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。 其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时， 其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位 芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计 数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）
module count60_dongtai_LED ( input clk, input rest_n, output reg [2:0] sel, //位选 output reg [6:0] display ); reg [15:0] count_clk; // 分频计数器，最大2^16=64K分频 reg [5:0] sum_num; //计数缓存器,2^6=64 reg [3:0] g_bit; //个位 reg [3:0] s_bit; //十位 reg [3:0] disp_temp; //分频 always @ (posedge clk or negedge rest_n) begin if(rest_n ==0) begin count_clk=16'b0; end else begin if(count_clk==16'hffff) begin count_clk=16'b0; end else begin count_clk=count_clk+1'b1; end end end // 60进制计数 always @ (negedge count_clk[3] or negedge rest_n) begin // clk_clk[3] 对"clk" 16分频if(rest_n ==0) begin g_bit=4'b0; s_bit=4'b0; sum_num=6'b0; end else begin if (sum_num==6'd59) begin sum_num=6'b0; end else begin sum_num=sum_num+1'b1; end end s_bit=(sum_num/10)%10;
南京信息工程大学 数字逻辑实验报告 姓名：尤天羽 院（系）：电子与信息工程学院 专业：电子信息工程 学号：20111305046 指导教师：裴晓芳 南京信息工程大学电子与信息工程学院 2011-06-04 基于TTL芯片74LS163 设计模为100的计数器 一、引言 基于TTL芯片74LS163，利用芯片级联设计并实现一个100进制计数器的逻辑功能，通过电路的仿真和数电实验想进行硬件验证，进一步了解
计数器的特性和功能。 二、电路设计和分析 2.1理论分析 获取100进制计数器的常用的方法有两种：一是用时钟触发器和门电路进行设计；二是用集成计数器构成。本题制定用集成芯片74LS163来实现功能，故选用方案二。由于集成计数器是产家生产的定型产品，其函数关系已被固化在芯片中，状态分配即编码是不能更改的，而且多为纯自然态序编码，因此仅是利用清零端或置数端控制，让电路跳过某些状态而获得100进制计数器。从74LS163的状态表可知（如图一所示），74LS163的清零和置数均采用同步方式。 本次试验的主要设计理念为：采用数码管显示计数数值，个位显示到9时，下一个上升沿到来时，个位清零，同时向十位进位；同理显示结果为99时，下一个上升沿到来，则归零，继续开始下一轮计数。 2.2主要步骤 1、写出状态{EMBED Equation.KSEE3 \* MERGEFORMAT | S的 N 1 二进制代码 = = = 1001 2、求归零逻辑 = = 3、进位设计 由于74LS163是十六进制计数器，即计满16个数才能使进位端CO 有效，而本题计满10个数就要进位，所以要给CO一个特定的脉冲，给清零端的脉冲正好能满足这个要求。即当=1001时，CO得到一个下降沿，=1010时，CO得到一个上升沿，使进位端有效，与此同时，清零端也有效，完美的实现了清零和进位，比如从29到30。 4、电路仿真 如图二所示 74LS163功能真值表 输入输出 CP CO
实验八设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）
2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。下图是其中两种置数法。犹以最后一种使用器件最少，接线最为简单。 方案一： 方案三： LD＝（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或LD＝CO） 初态：0000（或1000－332＝668） 终态：332－1＝331即：0011 0011 0001（或999）
四、实验用仪器、仪表 数字电路实验箱、万用表、74LS192、74LS00、74LS20、74LS08等 五、实验步骤 ①清零法： 1．检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 2．按上图连接电路。LD、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。 3．加入CP进行测试并检查结果是否正确，如有故障设法排除。 4．结果无误后记录数据后拆线并整理实验设备。 实验证明，实验数据与设计值完全一致。设计正确。 ②置数法： 1.检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 分别接逻辑开关并置为高电平，百位（74LS192（3））、 2.按上图连接电路。CR、CP D 拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。
module counter60(clk_in,clkout,rst,out); input clk_in,rst; output [6:0] out; output clkout; reg [6:0] out1; reg [6:0] out2; reg [3:0] cnth; reg [3:0] cntl; reg [7:0] cnt; always @(posedge clk_in) begin if(!rst) cnt<=8'd0; else cnt<=cnt+8'd1; end assign clkout=cnt[4]; always @(posedge clkout or negedge rst) begin if(!rst) {cnth,cntl}<=8'd0; else if(cnth==5&&cntl==9) {cnth,cntl}<=8'd0; else if(cntl==4'd9) begin cntl<=4'd0; cnth<=cnth+4'd1; end else cntl<=cntl+4'd1; end always @(cnth) begin case(cnth) 4'd0:out1=7'b011_1111;//0 4'd1:out1=7'b000_0110;//1 4'd2:out1=7'b101_1011;//2 4'd3:out1=7'b100_1111;//3 4'd4:out1=7'b110_0110;//4 4'd5:out1=7'b110_1101;//5 default:out1=7'b011_1111;//0 endcase end
数字式100进制加减计数电路的工作原理及制作 工作原理 1、振荡与分频：晶振X1与集成电路ICl（4060）内部的非门电路共同产生32768Hz的方波信号，经IC1进行214分频后由IC1的13脚输出频率为2Hz的方波信号，再经IC2（集成触发器74LS73）分频一次，输出1Hz的方波信号作为计数器的计数脉冲，送入到个位计数器IC4进行计数。 振荡电路中的R1为反馈电阻；其数值较大（10MΩ）有利于提高振荡频率的稳定性。电容C1、C2与晶体构成一个谐振型网络，实现对振荡频率的控制，同时提供180度相移，从而和IC1内部的非门构成一个正反馈网络满足振荡条件，使振荡电路正常电工作。 2、计数：计数电路由二块74LS190（IC4、IC5）构成个位和十位的计数。 IC4的13脚为进位输出端/借位输出端）与IC5的14脚（计数脉冲输入端）相连，完成个位向十位进位或借位的功能。 3、译码与显示：该部分电路由两块74LS48（IC6、IC7）和两个数码管组成，IC6对个位计数电路输出的8421BCD码进行译码驱动，数码管显示，IC7对十位计数电路输出8421BCD码进行译码驱动，数码管显示。 4、控制电路：主要由三个按钮SB1、SB2、SB3和一块双JK触发器74LS73构成。 ①加法计数控制：接通电源的瞬间，由于电容C4两端的电压不能突变而为0，故IC3A、IC3B的CLR=O，故两触发器清零，即1Q=2Q=O，1Q=2Q=1，2Q=0送到IC2的CLR端，使其清零，此时IC2无计数脉冲输出到计数器74LS190，又因IC3B的Q（的反）=1，该信号送到74LS190的使能控制端（CTEN），则计数器工作在保持状态，故开机后，数码显示不变。再按一次SB2，IC4、IC5的LOAD变为低水平，使IC4、IC5处于并行输入状态，同时因A=D=U/D=0，B=C=0，故IC4、IC5的QA=QB=QC=QD=0，故显示为00（置0），再按一次SB3（启动）使IC3B获得一个下降脉冲，则IC3B输出从O翻转为1，使IC2输出计数脉冲，送至IC4，同时因IC3B的Q（的反）转为0，则IC4、IC5的CTEN=0，此时虽然C4充电后变为高电平，但IC3A无下降脉冲触、发，故其Q保持为0，则U/D=0，
北华航天工业学院 课程设计报告（论文） 课设名称： EDA技术与应用 设计课题：计数器及数码显示综合设计 专业班级： B12241 学生姓名：白冬雪田尉均 指导教师：齐建玲 设计时间： 2014年 12月 15日
北华航天工业学院电子工程系 EDA 课程设计任务书 姓名：白冬雪田 尉均 专业： 测控技术与 仪器 班级：B12241 指导教师：齐建玲职称：教授 课程设计题目：计数器及数码显示综合设计 已知技术参数和设计要求： ①总体设计要求：设计一个能在７段数码管上动态刷新显示十进制、十二进制、六十进制、四位二进制计数器计数结果的ＶＨＤＬ语言程序并在EDA实验开发系统上实现该功能。 ②技术要点：VHDL语言编辑程序、共阴7段数码管及FPGA可编程芯片的工作原理与连线。 所需仪器设备：实验箱，电脑 成果验收形式：实验报告，硬件实验结果 参考文献： 李国洪、胡辉、沈明山等编著《EDA技术与实验》—机械工业出版社出版。 时间安排 2014年12月14日-15日编辑VHDL语言程序 2014年12月16日硬件调试程序 2014年12月17日实验箱答辩验收 指导教师：齐建玲教研室主任：王晓 2014年 12月 17日
内容摘要 用VHDL语言在MAX+PLUS2环境下 设计一个带使能输入、进位输出及同步清零的十进制计数器。 设计一个带使能输入及同步清零的十二进制计数器。 设计一个带使能输入及同步清零的六十进制加法计数器。 设计一个四位二进制可逆计数器。 设计一个共阴7段数码管控制接口，在时钟信号的控制下，使六位数码管动态刷新显示上述计数器的计数结果。 最后在EDA实验开发系统实验操作。
实验课程：EDA 实验 实验地点：第五实验室 实验时间：2012/11/12 班级：通信103班 学号： 102193 姓名：杨险峰 100进制计数器 一、实验目的： 1、设计一个100进制计数器； 2、掌握ISE 软件的综合与设计实现流程； 3、掌握采用ISE 软件进行FPGA 开发的过程以及试验箱的使用方法； 4、了解对设计电路进行功耗分析的方法； 5、了解ISE 软件设计报告中电路资源利用率情况分析； 6、掌握使用VHDL 创建测试文件的方法。 二、实验步骤： 1、启动ISE 集成开发环境，新建一个工程； 2、为工程添加设计源文件； 3、对源文件进行语法检查，并改正错误之处； 4、对设计进行时序仿真，分析设计的正确性； 5、锁定引脚，完成设计实现过程，并在试验箱上连线，利用iMPACT 进行程序下载； 6、在试验箱上验证计数器的功能，观察并记录实验结果； 7、打开report 文件查看资源利用率的情况； 三、实验原理： 输入时钟信号，输出接七段数码管的段码，数码管原理图如下： 四、实验代码： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_unsigned.ALL; entity counter100 is port(clk1,clk2:in std_logic; y:out std_logic_vector(6 downto 0); Y0 Y1 Y2 Y3 Y4 Y5 Y6 EN clr en clk Vcc
swgw:out std_logic_vector(1 downto 0)); end counter100; architecture Behavioral of counter100 is signal xy:std_logic_vector(1 downto 0); signal gw:std_logic_vector(3 downto 0) :="0000"; signal sw:std_logic_vector(3 downto 0); signal w:std_logic_vector(3 downto 0); signal led:std_logic_vector(6 downto 0); begin swgw<=xy; y<=led; process(clk1) begin if(clk1='1') then xy<="01"; else xy<="10"; end if; end process; process(clk2) begin if(clk2' event and clk2='1') then if(gw="1001") then gw<="0000"; else gw<=gw+'1'; end if; end if; end process; process(clk2) begin if(clk2' event and clk2='1') then if(gw="1001") then if(sw="1001") then sw<="0000"; else sw<=sw+'1'; end if; end if; end if;
十进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10IS PORT(CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3DOWNTO 0); COUT:OUT STD_LOGIC); END CNT10; ARCHITECTURE behav OF CNT10IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI: STD_LOGIC_VECTOR(3DOWNTO0); BEGIN IF RST='1'THEN CQI:=(OTHERS =>'0');--计数 ELSIF CLK'EVENT AND CLK='1'THEN IF EN='1'THEN IF CQI<9THEN CQI:=CQI+1; --允许计数, ELSE CQI:=(OTHERS=>'0'); --大于9， END IF; END IF; END IF; IF CQI=9THEN COUT<='1';--计数大于9，输出进位信号 ELSE COUT<='0'; END IF; CQ<=CQI;--将计数值向端口输出 END PROCESS; END behav;六十进制计数器源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt60is port(clk,rst,en:in std_logic; cq:out std_logic_vector(7downto0); cout:out std_logic); end cnt60; architecture behav of cnt60is begin process(clk,rst,en) variable cqi:std_logic_vector(7downto0); begin if rst='1'then cqi:=(others=>'0'); elsif clk'event and clk='1'then if en='1'then if cqi<59then cqi:=cqi+1; else cqi:=(others=>'0'); end if; end if; end if; if cqi=59then cout<='1'; else cout<='0'; end if; cq<=cqi; end process; end behav;
1. 设计任务 1.1 设计目的 1. 了解计数器的组成及工作原理。 2. 进一步掌握计数器的设计方法和计数器相互级联的方法。 3. 进一步掌握各芯片的逻辑功能及使用方法。 4. 进一步掌握数字系统的制作和布线方法。 5. 熟悉集成电路的引脚安排。 1.2 设计指标 1. 以24为一个周期，且具有自动清零功能。 2. 能显示当前计数状态。 1.3 设计要求 1. 画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。并以文字对原理作辅助说明。 2. 设计各个功能模块的电路图，加上原理说明。 3. 选择合适的元器件，利用multisim仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。 4. 在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。 5.打印PCB板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。 2.设计思路与总体框图. 计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。图1所示为计数器的一般结构框图。
▲图 1 计数器结构框图 3.系统硬件电路的设计 3.1 555多谐荡电路 555多谐振荡电路由NE555P 芯片、电阻和电容组成。由NE555P 的3脚输 出方波。 ▲图 2 555电路
3.2 计数器电路 集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。 本设计采用异步清零。由2片十进制同步加法计数器74LS160（图2-1-1）、一片与非门74LS00（图2-1-2）和相应的电阻、开关。 由外加送来的计数脉冲（由555电路产生）送入两个计数器的CLK端，电路在计数脉冲的作用下按二进制自然序依次递增1，当个位计数到9时，输出进位信号给十位充当使能信号进位。当计数到24，这显示器个位输出0010（也就是4），显示器十位输出0010也就是2），显示器十位计数器只有QC端有输出，显示器个位计数器只有QB端有输出，将十位的QC、个位的QB端接一个二输入与非门，与非门输出一路送入十位计数器的清零端，一路送入个位计数器的清零端，将整个电路清零，完成周期为24的计数。 3.3 译码和显示电路 由2个74LS48 和2个数码管组成驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。 3.4 强制清零 按下复位开关使两计数器的CR端强制为低电平从而进行强制清零。
综合性、设计性实验报告电子技术实验（数字电子部分） 报告分数： 学期： 班级： 姓名： 日期：
1. 实验目的 1)学习仿真软件Multisim的使用方法； 2)学习、掌握时序电路的设计方法； 3)掌握常用电子元器件的使用方法； 4)熟练运用用已有集成计数器（M进制）构成任意进制计数器（N进制），M < N 时，多片级联实现的方法； 5)熟悉由555定时器构成的多谐振荡器产生时钟脉冲； 6)了解反馈置数法和反馈清零法的特点及区别，并能熟练运用这两种方法。 2. 预习要求 1）阅读《数字电子技术基础》相关内容，了解集成计数器的原理及功能； 2）熟悉集成计数器74LS161及七段数码显示管的各引脚功能； 3）了解555定时器构成的多谐振荡器产生脉冲的基本原理； 4）对于反馈清零法和反馈置数法有基本的了解。 3. 实验内容 1）在Multisim集成环境中用74LS161和555定时器设计60进制计数器，要求能够实现暂停和置数的功能，并完成其仿真； 2）在模块化电子技术综合实验箱上完成电路搭接与调试； 4. 实验原理 4.1 个位模块 （1）利用反馈置数法，U2（74LS161D）为低位片即个位模块，用A、B、C、D四个输入端的高低电平实现个位预置数； （2）用开关控制U2的EP使能端高低电平实现暂停功能； （3）U2的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端；
（4）U2的使能端ET始终接有效的高电平，清零端CR始终接无效的高电平； 因为用的是反馈置数法，U2实现0（0000）~9（1001）的十进制循环，U2的QD和QA段用作二输入与非门U5A（74LS00D）的输入端，其输出端连接到U2的LD上。 （5）U2的四个输出端QD、QC、QB、QA连接U4数码管的D、C、B、A输入端，从而显示0~9这十个状态。 图1 个位模块原理图 4.2 十位模块 （1）利用反馈置数法，U1（74LS161D）为高位片即十位模块，用A、B、C 三个输入端的高低电平实现十位预置数； （2）U1的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端； （3）U1的使能端ET、EP始终接有效的高电平，清零端CR始终接无效的高电平； （4）因为用的是反馈置数法，U1实现0（0000）~5（0101）的六进制循环，U1的QC和QA端与个位数的QD和QA端用作四输入与非门U6A（74LS20D）的输入端，其输出端连接到U1的LD上。 （5）U1的四个输出端QD、QC、QB、QA连接U3数码管的D、C、B、A输入端，从而显示0~5这六个状态。
《EDA技术》课程实验报告 学生姓名：黄红玉 所在班级：电信100227 指导教师：高金定老师 记分及评价： 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000";
if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 由以上代码编译，仿真，得到一下时序仿真波形图。 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式：模7 2、引脚锁定情况表：
v e r i l o g八位十进制计数器实验报告附源代码 修订版 IBMT standardization office【IBMT5AB-IBMT08-IBMT2C-ZZT18】
8位10进制计数器实验报告 一、实验目的 学习时序逻辑电路 学会用verilog语言设计时序逻辑电路 掌握计数器的电路结构 掌握数码管动态扫描显示原理 二、实验内容 实现一个8bit十进制（BCD码）计数器 端口设置： 用拨动开关实现复位和使能 LED灯来表示8位数据 用数码管显示16进制的八位数据 1.复位时计数值为8‘h0 2.复位后，计数器实现累加操作，步长为1，逢9进1，,计数值达到8‘h99后，从0 开始继续计数 3.使能信号为1时正常计数，为0时暂停计数，为1时可继续计数。
4.每0.5s计数值加1 5.8位的结果显示在LED灯上，其中LED灯亮表示对应的位为1，LED灯灭表示对应的灯 为0 6.用isim进行仿真，用forever语句模拟时钟信号输入，并给变量赋值仿真initial 语句。 7.用7段数码管的后两位显示16进制下8位结果。 三、实验结果 烧写结果： 拨动reset开关到1时，LED灯显示10010000,7段数码管显示“90”。 之后拨动WE开关呢，开始计数，LED开始变化并且7段数码管开始计数。从99后到达00，LED重新开始从00000000开始亮，且数码管重新从00开始计数。 之后拨动WE开关，暂停计数，LED暂停亮灭，七段数码管暂停变化，WE拨回1，继续计数。 拨动复位信号时，无视WE信号，直接复位。 仿真结果： 当输入reset信号时波形变化如下 当达到一个扫描信号的周期时的波形如下
《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 报告满分3分 得分 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。 【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then
qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 图6-1 60进制计数器仿真图 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式： 2、引脚锁定情况表： 六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';
任意进制计数器的构成方法 从降低成本的角度考虑，集成电路的定型产品必须有足够大的批量。因此，目前常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制、7位二进制、12位二进制、14位二进制等。在需要其他任意一种进制的计数器时识能用已有的计数器产品经过外电路的不同连接方式得到。假定已有的是N进制计数器，而需要得到的是M进制计数器。这时有M
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