序列信发生器

序列信号发生器,之d触发器异步复位和异步置位
在序列信号发生器中，D触发器是一种常用的元件。

它可以在时钟的控制下接受一个输入信号D，并将其延迟一个时钟周期后输出到Q端。

D触发器可以通过异步复位（Asynchronous Reset）和异步置
位（Asynchronous Set）来控制其输出。

异步复位指的是在不考虑时钟的情况下，通过一个特定的输入信号将D触发器的输出强制置为特定的状态，通常是低电平。

这个输入信号可以是一个单独的复位信号，当复位信号为高电平时，D触发器的输出被复位为低电平。

异步复位是一种强制复位的方法，它不受时钟控制。

当复位信号为低电平时，D触发器的输出会恢复到正常的工作状态。

异步置位指的是在不考虑时钟的情况下，通过一个特定的输入信号将D触发器的输出强制置为特定的状态，通常是高电平。

这个输入信号可以是一个单独的置位信号，当置位信号为高电平时，D触发器的输出被置位为高电平。

异步置位是一种强制置位的方法，它不受时钟控制。

当置位信号为低电平时，D触发器的输出会恢复到正常的工作状态。

异步复位和异步置位可以通过控制相关的输入信号来实现序列信号发生器的复位和置位功能，从而调整其输出序列或重置其状态。

6-1 在Verilog设计中，给时序电路清零（复位）有两种不同方法，它们是什么，如何实现？答：同步清零、异步清零，在过程语句敏感信号表中的逻辑表述posedge CLK用于指明正向跳变，或negedge用于指明负向跳变实现6-2 哪一种复位方法必须将复位信号放在敏感信号表中？给出这两种电路的Verilog 描述。

答：异步复位必须将复位信号放在敏感信号表中。

同步清零：always @(posedge CLK) //CLK上升沿启动Q<=D; //当CLK有升沿时D被锁入Q异步清零：always @(posedge CLK or negedge RST) begin //块开始if(!RST)Q<=0; //如果RST=0条件成立，Q被清0else if(EN) Q<=D;//在CLK上升沿处，EN=1，则执行赋值语句end//块结束6-3 用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。

module Statistics8(sum,A); output[3:0]sum;input[7:0] A;reg[3:0] sum;integer i;always @(A)beginsum=0;for(i=0;i<=8;i=i+1) //for 语句if(A[i]) sum=sum+1;else sum=sum;endendmodule module Statistics8(sum,A); parameter S=4;output[3:0]sum;input[7:0] A;reg[3:0] sum;reg[2*S:1]TA;integer i;always @(A)beginTA=A; sum=0;repeat(2*S)beginif(TA[1])sum=sum+1;TA=TA>>1;endendendmodulerepeat循环语句for循环语句module Statistics8(sum,A);parameter S=8;output[3:0]sum;input[7:0] A;reg[S:1] AT;reg[3:0] sum;reg[S:0] CT;always @(A) beginAT={{S{1'b0}},A}; sum=0; CT=S;while(CT>0) beginif(AT[1])sum=sum+1;else sum=sum;begin CT= CT-1; AT=AT>>1; end end endendmodule6-3 用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。

反馈移位型序列信号发生器的设计实验报告一、实验目的本实验旨在通过搭建反馈移位型序列信号发生器的电路，实现对特定频率的信号进行发生和输出。

同时，借助实验过程中的观测和分析，深入研究反馈移位型序列信号发生器的工作原理和特性。

二、实验原理反馈移位型序列信号发生器的核心原理是利用反馈电路实现信号的周期性变化。

具体来说，电路中包括一定数量的延时器和异或门，每经过一个延时器，信号就会向后移动一个时刻。

同时，异或门则负责将当前信号和之前的信号进行异或运算，实现信号的周期性变化。

通过不断调整延时器的数量和时间，可以实现对特定频率的信号进行发生和输出。

三、实验步骤1.搭建反馈移位型序列信号发生器电路。

2.将正弦波信号输入到反馈移位型序列信号发生器电路中。

3.通过示波器观测反馈移位型序列信号发生器输出的信号，并记录其频率和幅度。

4.根据观测结果，调整延时器数量和时间，实现对特定频率的信号进行发生和输出。

5.重复步骤3和4，直至输出信号符合实验要求。

四、实验结果与分析通过反馈移位型序列信号发生器的电路搭建和实验操作，我们成功实现了对特定频率的信号进行发生和输出。

其中，延时器数量和时间的调整是关键步骤之一。

在实验过程中，我们发现增加延时器数量可以使输出信号的频率更低，而增加延时器时间则会让输出信号的频率更高。

我们还观测到了反馈移位型序列信号发生器的输出信号具有周期性，并且幅度随着时间的增加而逐渐降低。

这是由于信号在电路中传播时，经过多次异或运算后逐渐衰减所导致的。

五、实验总结通过本次实验，我们深入了解了反馈移位型序列信号发生器的工作原理和特性，并成功实现了对特定频率的信号进行发生和输出。

在实验过程中，我们需要注意调整延时器数量和时间，以实现对输出信号频率的控制。

此外，我们还应该注意观测输出信号的周期性和幅度变化，以深入了解电路的工作特性。

本次实验为我们深入了解反馈移位型序列信号发生器的原理和特性提供了重要的实践机会，也为我们今后的学习和研究奠定了基础。

数码电子学实验设计序列信号发生器报告人：XXX一．具体要求要求用D触发器和门电路设计一个产生1101001序列（序列左边先输出）的序列发生器。

二．实验目的1.熟悉原理图输出法；2.了解可编程器件的实际应用。

三．实验准备1.详解D 触发器 ①电路组成为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门G1，如图1所示，这种单输入的触发器称为D 触发器。

图2为其逻辑符号。

D 为信号输入端。

图1：D 触发器逻辑图 图2：D 触发器逻辑符号②逻辑功能在CP=0时，G2，G3被封锁，都输出1，触发器保持原状态不变，不受D 端输入信号的控制。

在CP=1时，G2，G3解除封锁，可接收D 端输入的信号。

如1=D 时，0=D ，触发器翻到1状态，即Q n+1=1,如0=D 时，1=D ，触发器翻到0状态，即Q n+1=0，由此可列出表1所示同步D 触发器的特性表。

表1：同步D 触发器特性表D Q n Q n+1 说明0 0 0 输出状态和D 相同 0 1 0 输出状态和D 相同 1 0 1 输出状态和D 相同 111输出状态和D 相同由上述分析可知，同步D 触发器的逻辑功能如下：当CP 由0变为1后，触发器的状态翻到和D 的状态相同； 当CP 由1变为0后，触发器保持原状态不变。

③D 触发器的名词来源D 触发器不会发生RS 触发器不确定的情形（S=1,R=1），也不会发生JK 触发器的追跑情况（J=1,K=1),那么为什么成为D 触发器呢？因为输出Q 等于输入D ，但是要经过一个CLOCK触发之后才产生，在时间上意味着有延迟时间的作用，所以称为D 型（Delay ）触发器。

2.确定移位寄存器的级数n （即需要用多少个寄存器来寄存状态）我们知道，一个D 触发器可以寄存“0”和“1”两种状态，若序列周期为P ，则信号发生器的级数n 应满足2≤P n 。

在本例中，要产生1101001这个序列，3=n 。

1946.3.5 序列信号发生器的设计序列信号是把一组0、1数码按一定规则顺序排列的串行信号。

对于给定的序列信号，设计其发生器一般有两种结构形式：计数型序列信号发生器和移存型序列信号发生器。

计数型序列信号发生器的特点是，所产生的序列信号的长度等于计数器的模值，并可根据需要产生一个或多个序列信号。

先用计数器构成一个模P的计数器，然后辅以多路选择器、译码器或其他门的组合逻辑可以方便地构成各种序列发生器。

（1）选用多路选择器：把要产生的序列按规定的顺序加在多路选择器的输入端，把地址端与计数器的输出端适当地连接在一起，多路选择器的输出能得到所需的序列信号。

（2）选用译码器：把计数器的输出端和译码器的输入相连，将序列信号中为1的信号对应最小项用组合逻辑组合输出。

（3）选用其他门的组合逻辑：直接采用组合逻辑连接计数器的输出。

获得所需要的序列。

【例6.17】采用计数器74163和各种组合逻辑设计产生序列00010111。

解：序列为8位二进制代码，因此，首先构建模8的计数器。

对于同步置数的74163而言，当计数由0000计到0111，即Q A=1,Q B=1,Q C=1时，使用与非门反馈到置数端，使计数器模8计数。

（1）使用多路选择器输出。

如选用8选1多路选择器74151，则将需要产生的序列信号00010111分别接到输入端，将地址端与计数器的输出端低三位适当地连接在一起，如图6.63所示，随着时钟脉冲，多路选择器的输出Z即是所需的序列。

图6.63 使用多路选择器设计计数型序列信号发生器（2）使用译码器输出。

如选用低电平输出有效的译码器74138，则将8位序列00010111中为1的第3、5、6、7位通过与非门连接输出。

如图6.64所示。

图6.62 计数型序列信号发生器。

序列信号发生器的原理
序列信号发生器是一种用于产生不同形式的序列信号的设备。

它通常由时钟和计数器组成。

首先，时钟信号提供基准频率，它确定了信号的周期。

该频率可以通过调节时钟的振荡器来控制。

接下来，计数器根据时钟信号进行计数，并将计数值转换为相应的输出信号。

计数器通常是一个二进制计数器，它可以产生从0到最大计数值的序列。

在通常的序列信号生成中，我们可以使用计数器的输出进行进一步的处理，以产生所需的信号形式。

例如，我们可以使用逻辑门、数字锁存器、移位寄存器等来操作计数器的输出，以产生更复杂的序列信号。

序列信号生成器可以产生各种形式的序列信号，包括方波、正弦波、三角波、锯齿波等。

通过调节时钟频率、计数器设置和进一步的处理电路，我们可以获得所需的信号频率、振幅和波形。

总之，序列信号发生器是通过时钟和计数器以及进一步的处理电路来生成不同形式的序列信号的设备。

它广泛应用于信号检测、信号分析、通信系统等领域。

序列信号发生器的设计方法及应用实例在现代通信系统中，序列信号发生器是一个非常重要的设备，它能够产生各种类型的信号序列，如随机序列、伪随机序列、码片序列等。

这些信号序列在数字通信系统、脉冲调制系统以及其他通信系统中起着至关重要的作用。

在本文中，我将深入探讨序列信号发生器的设计方法及其应用实例，并共享一些个人观点和理解。

1. 序列信号发生器的基本原理序列信号发生器是一种能够产生特定类型的信号序列的设备。

其基本原理是利用特定的算法和逻辑电路来产生所需的信号序列。

在设计序列信号发生器时，首先需要确定所需的信号类型，如随机序列、伪随机序列或者其他类型的序列。

然后根据所选的信号类型，选择合适的算法和电路来实现信号的生成。

最常见的序列信号发生器包括线性反馈移位寄存器（LFSR）、差分方程序列发生器等。

2. 序列信号发生器的设计方法在设计序列信号发生器时，需要考虑信号的周期、自相关性、互相关性等性能指标。

一般来说，设计序列信号发生器的方法可以分为以下几个步骤：（1）确定信号类型：首先需要确定所需的信号类型，如随机序列、伪随机序列或者其他类型的序列。

（2）选择算法和电路：根据所选的信号类型，选择合适的算法和电路来实现信号的生成。

常用的算法包括线性反馈移位寄存器、差分方程序列发生器等。

（3）优化性能指标：优化信号的周期、自相关性、互相关性等性能指标，以确保生成的序列满足系统的要求。

（4）验证和测试：设计完成后，需要对信号发生器进行验证和测试，确保其生成的信号符合设计要求。

3. 序列信号发生器的应用实例序列信号发生器在数字通信系统、脉冲调制系统以及其他通信系统中有着广泛的应用。

以下是一些典型的应用实例：（1）伪随机噪声序列发生器：在数字通信系统中，伪随机噪声序列被广泛用于信道编码、扩频通信以及通信安全等领域。

（2）码片序列发生器：在脉冲调制系统中，码片序列被用于直序扩频通信系统中的扩频码生成。

（3）随机序列发生器：在通信加密领域，随机序列被用于数据加密和解密。

序列信号发生器
一、设计一个双序列信号发生器，同时输出的两个序列分别如下：
Y1：110101 (高位先出)
Y2：010110 (高位先出)
要求：
1. 简单写出设计过程，画出原理图（30分），有合理设计过程，且原理图正
确得30分，若使能端电平接错或者不接,扣5分.
2. 根据设计搭试电路（15分）
3. 静态验证结果并用双踪示波器观察并分别输入时钟和Y1、Y2输出的波
形。

（由老师检查，只能够正确实现模6计数器给15分，完全实现25分）（25分）
4. 在答卷上绘出输入时钟和Y1、Y2输出的波形。

（波形应注意相位对齐，
并至少画满一个周期，方波的边沿一定要画出）（10分）
相位对齐6分（每个波形3分），至少画满一个周期3分，方波边沿画出1分。

二、简答：
函数发生器的V oltage Out端口输出的方波能否作为TTL电路的输入信号，为什么？（20分）
答：直接输出不能，因为V oltage Out端口输出的方波是一个交流信号，其VH 和VL等于（1/2）VPP。

若想作为TTL电路的输入信号，则其VPP至少要为6V以上，否则不能满足TTL电平的要求；或者，若是VPP大于3V，则叠加上（1/2）VPP的直流电平后就可以作为TTL电路的输入信号了。

实验八序列信号发生器一、实验目的（1）熟悉掌握EDA软件工具Multisim的仿真测试应用。

（2）熟悉序列信号发生器的工作原理。

（3）熟悉序列信号发生器的设计方法二、实验仪器设备与主要器件试验箱；双踪示波器；稳压电源；函数发生器；74LS160；74ＬＳ１６１；７４ＬＳ２５１；７４ＬＳ１５２和７４ＬＳ１５１。

三、实验原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。

通常把这种串行数字信号叫做序列信号，产生序列信号的电路称为序列发生器。

1、技术性序列信号发生器设计过程分为如下两步：（1）根据序列码的长度P设计模P计数器，状态可以任意。

（2）按计数器的状态转换关系和序列码的要求设计组合输出电路。

由于计数器的状态设置和输出序列没有直接关系，因此这种结构对输出序列的更改比较方便，而且还能够同时产生多组序列码。

2、移位型序列信号发生器移位型序列信号发生器是由移位寄存器和组合反馈电路组成。

组合电路的输出，作为移位寄存器的串行输入。

由n位移位寄存器构成的序列信号发生器所产生的序列信号的最大长度为：P=2n。

四、实验内容（1）用计数器74LS160设计一个7位巴克码（0100111）的产生电路，画出电路时序图。

用示波器观察电路输出波形。

仿真图：输出波形：（2）设计灯光控制逻辑电路。

要求红绿蓝三种颜色的灯在时钟信号作用下按如表规定的顺序转换状态。

表中，1表示亮，0表示灭。

CP顺序红绿黄0 0 0 01 1 0 02 0 1 03 0 0 14 1 1 15 0 0 16 0 1 07 1 0 08 0 0 0仿真图：（3）用移位寄存器74LS194设计产生移位序列信号为10110的序列信号发生器。

用发光管显示输出序列信号。

画出时序电路图并用示波器观察时序波形。

仿真图：波形图：。

序列信号发生器序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号. 能产生这种信号的逻辑器件就称为序列信号发生器.根据结构不同,它可分为反馈移位型和计数型两种.1 、移位型序列信号发生器 1. 移位型序列信号发生器的组成移位型序列信号发生器是由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入。

由n 位移位寄存器构成的序列信号发生器所产生的序列信号的最大长度为：P=2 n2•移位型序列信号发生器的设计(我序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号.能产生这种信号的逻辑器件就称为序列信号发生器. 根据结构不同,它可分为反馈移位型和计数型两种.1、移位型序列信号发生器1.移位型序列信号发生器的组成移位型序列信号发生器是由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入。

由n 位移位寄存器构成的序列信号发生器所产生的序列信号的最大长度为：P=2n2.移位型序列信号发生器的设计(我们通过例题来说明)例 1. 试设计一个00011101序列信号发生器首先确定移位寄存器的位数,并画出编码状态图, 并找出迁移关系.P=8,因此只需要T454中的三位,按序列信号三位一组去划分(有八中状态),它的转换关系是: 如图(1)再作出T454的操作图：如图(2)由图可见这个电路只进行左移操作，因此可以判定出S0S1的值.最后根据移位寄存器每移位所移动的数码用四选一数据选择器实现SL,它逻辑电路图为：如图(3)通过这个例子我们发现移位型序列信号发生器设计与同步时序电路的设计相象.2、计数型序列信号发生器1.计数型序列信号发生器组成与特点计数型序列信号发生器能产生多组序列信号, 这是移位型发生器所没有的功能. 计数型序列信号发生器是由计数器和组合电路构成的，序列的长度P 就是计数器的模数。

2.计数型序列信号发生器的设计（通过例题来说明）例 1. 设计1101000101 序列信号发生器由于序列长度已经知道P=10,所以先用T214设计一个模10的计数器，再用八选一数据选择器实现序列输出，把计数器的输出端作为数据选择器的地址变量。

(Proteus数电仿真)序列信号发生器电路设计实验8 序列信号发生器电路设计一、实验目的：1．熟悉序列信号发生器的工作原理。

2．学会序列信号发生器的设计方法。

3．熟悉掌握ＥＤＡ软件工具Proteus 的设计仿真测试应用。

二、实验仪器设备：仿真计算机及软件Proteus 。

74LS161、74LS194、74LS151三、实验原理：1、反馈移位型序列信号发生器反馈移位型序列信号发生器的结构框图如右图所示，它由移位寄存器和组合反馈网络组成，从寄存器的某一输出端可以得到周期性的序列码。

设计按一下步骤进行：（1）确定位移寄存器位数n ，并确定移位 寄存器的M 个独立状态。

CP将给定的序列码按照移位规律每 n 位一组，划分为M 个状态。

若M 个状态中出现重复现象，则应增加移位寄存器的位数。

用n+1位再重复上述过程，直到划分为M 个独立状态为止。

（2）根据M 各不同状态列出寄存器的态序表和反馈函数表，求出反馈函数F的表达式。

（3）检查自启动性能。

（4）画逻辑图。

2、计数型序列信号发生器计数型序列信号发生器和组合的结构框图如图 所示。

它由计数器和组合输出网络两部分 组成，序列码从组合输出网络输出。

设计 过程分为以下两步： CP（1）根据序列码的长度M 设计模M 计数器，状态可以自己定。

（2）按计数器的状态转移关系和序列码的要求组合输出网络。

由于计数器的状态设置和输出序列没有直接关系，因此这种结构对于输出序列的更改比较方便，而且还能产生多组序列码。

四、计算机仿真实验内容及步骤、结果：1、设计一个产生100111序列的反馈移位型序列信号发生器。

1、根据电路图在protuse 中搭建电路图 组合反Q1 Q2Qn组合输Q1 Q2 Qn⑴选中protuse最左侧的compenent mode工具栏⑵选择电路所需的元器件摆放到原理图的画布上，virtual instrument mode中选择示波器摆放到画布上观察电路输出波形，然后连接线路搭建电路，如图1：仿真电路图如图1所示图1⑶打开仿真开关，观察示波器的波形，如图2：实验结果如图2所示图3 实验结果如图4所示看出实验结果为脉冲输出结果为1101000101。

第一部分数字电子课程设计成绩评定表课程设计任务书目录1 课程设计的目的与作用 (1)1.1设计目的及设计思想 (1)1.2设计的作用 (1)1.3 设计的任务 (1)2 所用multisim软件环境介绍 (1)3 三位二进制同步加法计数器设计 (3)3.1 基本原理 (3)3.2 设计过程 (3)4序列信号发生器的设计 (6)4.1 基本原理 (6)4.2 设计过程 (6)5串行序列检测器电路设计 (7)5.1 基本原理 (7)5.2 设计过程 (8)6 仿真结果分析 (11)6.1 三位二进制同步加法计数器仿真 (11)6.2 序列信号发生器（发生序列100101）的仿真 (14)6.3 0110串行序列检测器电路设计 (17)7 设计总结和体会 (23)8 参考文献 (23)1 课程设计的目的与作用1.1设计目的及设计思想根据设计要求设计三位二进制加法计数器和序列信号发生器，加强对数字电子技术的理解,进一步巩固课堂上学到的理论知识。

了解计数器和序列信号发生器的工作原理。

1.2设计作用通过multisim软件仿真电路可以使我们对计数器和序列信号发生器有更深的理解。

学会分析仿真结果的正确性，与理论计算值进行比较。

通过课程设计，加强动手，动脑的能力。

1.3设计任务1.设计一个三位二进制同步加法计数器，要求无效状态为001,110。

2.设计一个序列信号发生器，要求发生序列100101。

2 所用multisim软件环境介绍multisim软件环境介绍Multisim是加拿大IIT公司（Interrative Image Technologies Ltd）推出的基于Windows的电路仿真软件，由于采用交互式的界面，比较直观、操作方便，具有丰富的元器件库和品种繁多的虚拟仪器，以及强大的分析功能等特点，因而得到了广泛的引用。

针对不同的用户，提供了多种版本，例如学生版、教育版、个人版、专业版和超级专业版。

其中教育版适合高校的教学使用。

快速指南版权和声明1一般安全概要 2 一般性检查 3 使用前准备 4 前面板 5 后面板10 用户界面13 固件操作16 触摸操作17 帮助信息17 远程控制18 更多产品信息18 保修卡19版权深圳市鼎阳科技股份有限公司版权所有商标信息SIGLENT是深圳市鼎阳科技股份有限公司的注册商标声明本公司产品受已获准及尚在审批的中华人民共和国专利的保护。

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联系我们深圳市鼎阳科技股份有限公司地址：广东省深圳市宝安区68区安通达工业园四栋&五栋服务热线：400-878-0807E-mail:*******************了解下列安全性预防措施，以避免人身伤害，并防止本产品或与其相连接的任何其它产品受到损坏。

为了避免可能发生的危险，请务必按照规定使用本产品。

只有合格的技术人员才可执行维修程序防止火灾或人身伤害使用适当的电源线——只可使用所在国家认可的本产品专用电源线。

将产品接地——本产品通过电源线接地导体接地。

为了防止电击，接地导体必须与大地相连。

在与本产品输入或输出终端连接前，请务必将本产品正确接地。

正确连接信号线——信号地线与地电势相同，请勿将地线连接到高电压上。

在测试过程中，请勿触摸裸露的接点和部件。

查看所有终端的额定值——为了防止火灾或电击危险，请查看本产品的所有额定值和标记说明。

在连接产品前，请阅读本产品手册，以便进一步了解有关额定值的信息。

怀疑产品出现故障时，请勿操作——如怀疑本产品有损坏，请让合格的维修人员进行检查。

避免电路外露——电源接通后请勿接触外露的接头和元件。

勿在潮湿环境下操作勿在易燃易爆环境中操作保持产品表面清洁和干燥安全术语和标记本产品上使用的术语本产品上会出现如下术语：-DANGER：表示标记附近有直接伤害危险存在。

实验三序列信号发生器VHDL设计一、实验目的1、设计一个序列信号发生器，可以在时钟的作用下周期性的产生1110010序列信号2、学习时序电路的设计方法;3、掌握产生周期性信号电路的设计方法;4、掌握同步和异步概念;5、掌握仿真的目的和作用;二、实验环境QuartusII 、PC机、GW-PK2 EDA实验箱三、实验原理给出原理图，说明行为描述方式设计序列信号发生器的原理。

可以产生周期信号的序列信号发生器由计数器和译码器构成。

若想产生1110010序列信号，则需要三位二进制计数器，从000记到110，当时钟是上升沿时，若当前记到110，则将计数清为000，再从头开始，否则计数加1，译码器将每个三位二进制数转换为一位序列信号，计数器和译码器分别由两个进程实现。

四、实验内容及要求利用QuartusII完成序列信号发生器的VHDL设计及仿真测试，给出仿真波形,进行引脚锁定,并在实验箱上进行硬件验证。

五、实验步骤（1）用文本方式输入设计文件并存盘①创建工程，利用“New Preject Wizard”创建此设计工程。

选择菜单“File” “New Preject Wizard”，点击Next，即可弹出工程设置对话框点击此框最上一栏右侧的按钮“…”，设置工程路径，找到文件夹D:\Quartus8\vhdl_code\three，填写工程名和顶层文件名称后，点击Next按钮进行下一步。

②添加设计源程序。

如果已有源程序，可以在此加入到工程中，如果没有点击Next进行下一步。

③选择目标芯片。

首先在“Family”栏选芯片系列，在此选“ACEX1K”系列，选择此系列的具体芯片：EP1K30TC144-3。

④选择仿真器和综合器类型。

点击上图的Next按钮，这时弹出的窗口是选择仿真器和综合器类型的，如果都是选默认的“NONE”，表示都选QuartusII中自带的仿真器和综合器，因此，在此都选默认项“NONE”。

⑤结束设置。