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目录1题目一序列信号发生器（000111） (2)1.1课程设计的目的 (2)1.2设计的总框图: (2)1.3设计过程 (2)1.4设计的逻辑电路： (6)1.5实验仪器： (7)1.6实验结论： (7)1.7参考文献： (7)2题目二七进制异步减法计数器（001) (7)2.1课程设计的目的 (7)2.2设计的总框图： (7)2.3设计过程 (8)1.4设计的逻辑电路 (10)1.5实验仪器： (10)1.6实验结论： (11)1.7参考文献: (11)1题目一序列信号发生器（000111）1.1课程设计的目的1了解序列信号发生器的工作原理2学习序列信号发生器的各种功能和设计方法1.2设计的总框图:CP 输入计数脉冲 输出信号1.3设计过程1状态图：/01000110011100001001101110/0/1/1/−−←−−←−→−−→−/12选择触发器，求时钟方程。
选择触发器:由于JK 触发器功能齐全，使用灵活，故选 用4个时钟下降触发的边沿JK 触发器采用同步方案，故取：CP CP CP CP CP ====01233求输出方程 ：次态卡诺图：序列信号发生器n QnQ00 01 11 1032nn QQ100 xxxx 1000 0001 xxxx01 xxxx xxxx 0011 xxxx 11 1110 xxxx xxxx 0111 10 1100 xxxx xxxx xxxx输出卡诺图为：n QnQ00 01 11 1023nn QQ100 x 1 1 x01 x x 1 x11 0 x x 010 0 x x x输出方程为：n QY次态卡诺图的分解为：n QnQ00 01 11 1032nn QQ100 x 1 0 x01 x x 0 x11 1 x x 010 1 x x x13+n Q 的卡诺图n n Q Q 23 n n Q Q 0100 01 11 1000 x 0 0 x 01 x x 0 x 11 1 x x 1 101xxx12+n Q 的卡诺图 n n Q Q 23 n n Q Q 01 0001 11 1000 x 0 0 x 01 x x 1 x 11 1 x x 1 10xxx11+n Q 卡诺图n n Q Q 23 n n Q Q 0100 01 11 1000 x 0 1 x 01 x x 1 x 11 0 x x 1 10xxx1+n Q 的卡诺图根据各触发器次态卡诺图可得次态方程：nn n n n nn n n n n n n n n nn n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 010110212111232312131313+=+=+=+=++++4求驱动方程:JK 触发器的特征方程为：n n n Q K Q J Q +=+1直接对照现态系数，写出驱动：n n n n n nn n Q K Q K Q K Q K Q J Q J Q J Q J 1021321310213213,,,,,,========5检查电路能否自启动：将无效态0000,0010,0100,0101,0110,1101,1111，1001，1011,1010带入公式计算得:0000 1000(有效态），0010 0001（有效态） 0100 1010 0110 10110101 0101 1010 （无效态） （ 无效态） 1101 1110（有效态）， 1111 0111（有效态） 1001 1100（有效态）可见所设计的时序电路不能自启动。
一、实验目的1. 理解序列信号检测的基本原理。
2. 掌握序列信号检测的方法和步骤。
3. 通过实验验证序列信号检测的准确性。
4. 分析实验结果，探讨影响序列信号检测准确性的因素。
二、实验原理序列信号检测是数字信号处理中的一个重要领域，主要研究如何从含有噪声的信号中检测出特定的序列信号。
本实验采用模拟信号检测的方法，通过设计序列信号发生器和检测器，实现对特定序列信号的检测。
三、实验器材1. 信号发生器2. 数据采集器3. 计算机及软件（如MATLAB等）4. 信号分析仪四、实验步骤1. 设计序列信号发生器：- 根据实验要求，设计特定的序列信号，如“1101”。
- 使用信号发生器产生该序列信号。
2. 设计序列信号检测器：- 设计一个检测器，用于检测序列信号。
- 检测器可以采用状态机或有限状态机（FSM）实现。
3. 实验设置：- 将信号发生器产生的序列信号输入到数据采集器。
- 将数据采集器采集到的信号输入到计算机进行后续处理。
4. 信号处理：- 使用MATLAB等软件对采集到的信号进行预处理，如滤波、去噪等。
- 对预处理后的信号进行序列信号检测。
5. 结果分析：- 分析实验结果，比较检测器检测到的序列信号与原始序列信号是否一致。
- 分析影响序列信号检测准确性的因素，如噪声水平、信号带宽等。
五、实验结果与分析1. 实验结果：- 通过实验，成功检测到了设计的序列信号“1101”。
- 检测到的序列信号与原始序列信号基本一致。
2. 结果分析：- 实验结果表明，所设计的序列信号检测器能够有效地检测出特定序列信号。
- 影响序列信号检测准确性的因素主要包括：- 噪声水平：噪声水平越高，检测难度越大。
- 信号带宽：信号带宽越窄，检测难度越大。
- 序列长度：序列长度越长，检测难度越大。
六、实验结论1. 序列信号检测实验验证了序列信号检测的基本原理和方法。
2. 通过实验，掌握了序列信号检测的步骤和技巧。
3. 实验结果表明，所设计的序列信号检测器能够有效地检测出特定序列信号。
反馈移位型序列信号发生器的设计实验报告一、实验目的本实验旨在通过搭建反馈移位型序列信号发生器的电路，实现对特定频率的信号进行发生和输出。
同时，借助实验过程中的观测和分析，深入研究反馈移位型序列信号发生器的工作原理和特性。
二、实验原理反馈移位型序列信号发生器的核心原理是利用反馈电路实现信号的周期性变化。
具体来说，电路中包括一定数量的延时器和异或门，每经过一个延时器，信号就会向后移动一个时刻。
同时，异或门则负责将当前信号和之前的信号进行异或运算，实现信号的周期性变化。
通过不断调整延时器的数量和时间，可以实现对特定频率的信号进行发生和输出。
三、实验步骤1.搭建反馈移位型序列信号发生器电路。
2.将正弦波信号输入到反馈移位型序列信号发生器电路中。
3.通过示波器观测反馈移位型序列信号发生器输出的信号，并记录其频率和幅度。
4.根据观测结果，调整延时器数量和时间，实现对特定频率的信号进行发生和输出。
5.重复步骤3和4，直至输出信号符合实验要求。
四、实验结果与分析通过反馈移位型序列信号发生器的电路搭建和实验操作，我们成功实现了对特定频率的信号进行发生和输出。
其中，延时器数量和时间的调整是关键步骤之一。
在实验过程中，我们发现增加延时器数量可以使输出信号的频率更低，而增加延时器时间则会让输出信号的频率更高。
我们还观测到了反馈移位型序列信号发生器的输出信号具有周期性，并且幅度随着时间的增加而逐渐降低。
这是由于信号在电路中传播时，经过多次异或运算后逐渐衰减所导致的。
五、实验总结通过本次实验，我们深入了解了反馈移位型序列信号发生器的工作原理和特性，并成功实现了对特定频率的信号进行发生和输出。
在实验过程中，我们需要注意调整延时器数量和时间，以实现对输出信号频率的控制。
此外，我们还应该注意观测输出信号的周期性和幅度变化，以深入了解电路的工作特性。
本次实验为我们深入了解反馈移位型序列信号发生器的原理和特性提供了重要的实践机会，也为我们今后的学习和研究奠定了基础。
南昌大学实验报告姓名: 学号：6100210173 专业班级：中兴通信101实验类型：验证□综合■设计□创新□实验日期：2012、11、16实验四序列信号发生器与检测器设计一、实验目的1、.学习VHDL文本输入法2、学习有限状态机的设计3、设计序列信号发生器和检测器二．实验内容与要求1. 设计序列发生器，完成序列为0111010011011010的序列生成器2．用有限状态机设计序列检测器，实现串行序列11010的检测器3. 若检测到符合要求的序列，则输出显示位为“1”，否则为“0”4. 对检测到的次数计数三．设计思路1.设计分频器因为最终要把待检测序列的检测次数在数码管上显示出，所以必须设计一个分频器，将起始频率作为数码管的扫描频率，而将分频后的频率作为序列发生器的移位频率，所以在程序中设置10KHZ进行分频分成1HZ脉冲（10KHZ的扫描频率是为了让数码管的动态显示更加清晰）2.设计序列发生器在这次的设计序列发生器时没有用状态转移的方法来来形成一个16位的序列，而是通过直接设计一串16位的序列，通过对最高位的输出与并置来形成一串循环的16位序列，这样设计简单方便，易于操作与控制，也减少了在状态转移产生的误差，其主要的核心程序为：architecture bhv of p2 issignal bs: std_logic_vector(15 downto 0):="0111010011011010";beginxlout<=bs(15);process (clk1hz)beginif (clk1hz'event and clk1hz='1') thenbs<= bs(14 downto 0)&bs(15);先将序列最高位输出至序列检测器中，然后在一个脉冲作用下，将此时最高位变成最低位，其余14位不变，使序列循环移动，最终形成一个16位循环序列。
实验三序列信号发生器与检测器设计一、实验目的1．学习一般有限状态机的设计；2．实现串行序列的设计。
二、设计要求1．先设计序列信号发生器；2．再设计一个序列信号检测器，若系统检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。
三、实验设备PC机，Quartu eⅱ软件，实验箱四、实验原理CLK 脉冲CNT加一。
2、序列信号检测器状态转移图：五、实验步骤1、信号发生器1）建立工作库文件夹，输入设计项目VHDL代码，如下：L I B R A R Y I E E E;U S E I E E E.S T D_L O G I C_1164.A L L;U S E I E E E.S T D_L O G I C_A R I T H.A L L;U S E I E E E.S T D_L O G I C_U N S I G N E D.A L L;E N T I T Y X L S I G N A L16_1I SP O R T(C L K,C L R N:I N S T D_L O G I C;Z O U T:O U T S T D_L O G I C);E N D X L S I G N A L16_1;A R C H I T E C T U R E o n e O F X L S I G N A L16_1I SS I G N A L C N T:S T D_L O G I C_V E C T O R(3D O W N T O0);S I G N A L Z R E G:S T D_L O G I C;B E G I NP R O C E S S(C L K,C L R N)B E G I NI F(C L R N='0')T H E N C N T<="0000";E L S EI F(C L K'E V E N T A N D C L K='1')T H E NC N T<=C N T+'1';E N D I F;E N D I F;E N D P R O C E S S;P R O C E S S(C N T)B E G I NC A S E C N T I SW H E N"0000"=>Z R E G<='1';W H E N"0001"=>Z R E G<='1';W H E N"0010"=>Z R E G<='1';W H E N"0011"=>Z R E G<='0';W H E N"0100"=>Z R E G<='0';W H E N"0101"=>Z R E G<='1';W H E N"0110"=>Z R E G<='0';W H E N"0111"=>Z R E G<='1';W H E N"1000"=>Z R E G<='0';W H E N"1001"=>Z R E G<='1';W H E N"1010"=>Z R E G<='0';W H E N"1011"=>Z R E G<='0';W H E N"1100"=>Z R E G<='1';W H E N"1101"=>Z R E G<='0';W H E N"1110"=>Z R E G<='1';W H E N"1111"=>Z R E G<='1';W H E N O T H E R S=>Z R E G<='0';E N D C A S E;E N D P R O C E S S;Z O U T<=Z R E G;E N D o n e；2）对其进行波形仿真，如下图：3）将其转换成可调用元件如图：2、信号检测器1）建立工作库文件夹，输入设计项目VHDL代码，如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT(DIN, CLK, CLR : IN STD_LOGIC;ss : OUT STD_LOGIC_VECTOREND SCHK;ARCHITECTURE behav OF SCHK ISSIGNAL Q : INTEGER RANGE 0 TO 5 ;SIGNAL D : STD_LOGIC_VECTOR(5 DOWNTO 0);BEGIND <= "10010" ;PROCESS( CLK, CLR )BEGINIF CLR = '1' THEN Q <= 0 ;ELSIF CLK'EVENT AND CLK='1' THENCASE Q ISWHEN 0=> IF DIN = D(4) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;WHEN 1=> IF DIN = D(3) THEN Q <= 2 ; ELSE Q <= 1 ; END IF ;WHEN 2=> IF DIN = D(2) THEN Q <= 3 ; ELSE Q <= 1 ; END IF ;WHEN 3=> IF DIN = D(1) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;WHEN 4=> IF DIN = D(0) THEN Q <= 5 ; ELSE Q <= 1 ; END IF ;WHEN OTHERS => Q <= 0 ;END CASE ;END IF ;END PROCESS ;PROCESS( Q )BEGINIF Q = 5 THEN ss <= "1" ;ELSE ss <= "0" ;END IF ;END PROCESS ;END behav ;3）将其转换成可调用元件如图：3.序列信号检测器顶层文件1）调用序列信号发生器和序列信号检测器元件，建立工作库文件夹，输入设计项目原理图如下图：2）对总体进行波形仿真，如下图：4．管脚邦定六、实验心得1.首先用VHDL语言设计序列信号发生器和序列信号检测器模块。
EDA设计（二）VHDL语言实验报告实验名称：序列信号发生器姓名：学号：班级：实验时间：一、实验目的1、学会使用VHDL语言设计时序逻辑电路。
2、学会使用VHDL语言设计二进制加法器功能模块。
3、学会使用VHDL语言设计数据选择器功能模块。
4、学会用原理图法组成序列信号发生器。
二、实验内容1、分析4位二进制计数器74163的逻辑功能，用VHDL语言设计二进制计数器74163。
2、用VHDL语言设计8选1数据选择器。
3、用原理图法连接电路，设计31415926序列信号发生器。
4、通过仿真和下载验证设计电路的正确性。
三、实验原理1根据数电知识可以知道，74163计数器具有同步计数、同步清零、保持和同步置数的功能，而根据所学74163计数器功能可以知道CLK,CLR,LD,ENP,ENT具有优先级，当满足其一时，将执行相应的功能，因此，可以得到如下VHDL语言.2如此，74163计数器的VHDL语言完成，然后可以按“file→create/update→create symbol files for current file”步骤生成实物器件。
8选1数据选择器，其功能描述如下：输入端有3个端口为地址端口，8个为数据端口，一个输出端口。
根据3个地址端口给出的地址，输出端输出相应端口的数据。
实物器件中，数据端每个端口只能记载0或者1这俩个数据，而VHDL语言程序中，每个端口可以根据自己的需要，输出不同的数据。
如：此次实验要求输出π的8位有效数字，即31415926。
根据如上描述，可以得到如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity data_gen isport(clk:in std_logic;q:out std_logic_vector(3 downto 0));end data_gen;architecture rhl of data_gen isbeginprocess(clk)variable temp:std_logic_vector(3 downto 0);beginif clk'event and clk='1' thentemp:=temp+1;end if;case temp(2 downto 0) iswhen"000"=>q<="0011";when"001"=>q<="0001";when"010"=>q<="0100";when"011"=>q<="0001";when"100"=>q<="0101";when"101"=>q<="1001";when"110"=>q<="0010";when"111"=>q<="0110";end case;end process;end rhl;当上述程序写完时，可根据之前步骤生成相应的实物器件，然后再按如图方式连接，可得到如下输出波形：当完成上述步骤后，便可以进行上机仿真了。
一、引言数字序列发生器是一种能够产生周期性数字序列的电路，广泛应用于数字通信、数字信号处理等领域。
本次实训旨在通过设计和实现一个数字序列发生器，加深对数字电路设计原理和移位寄存器应用的理解，提高动手实践能力。
二、实训目的1. 理解数字序列发生器的工作原理；2. 掌握移位寄存器的应用方法；3. 提高数字电路设计能力；4. 培养团队合作精神。
三、实训内容1. 数字序列发生器原理分析；2. 电路设计；3. 电路仿真与测试；4. 电路板制作与调试。
四、实训过程1. 数字序列发生器原理分析数字序列发生器由移位寄存器、计数器、逻辑门电路等组成。
其基本原理是：通过移位寄存器存储一个数字序列，在移位脉冲的作用下，将序列逐位右移或左移，从而产生周期性数字序列。
2. 电路设计本次实训设计一个序列循环长度为16的数字序列发生器。
设计步骤如下：（1）确定输入序列：根据实际需求，自定义输入序列，如1010101010101010。
（2）选择移位寄存器：选用4个74LS194移位寄存器，实现并行输入、串行输出。
（3）设计计数器：使用一个74LS161计数器，实现计数功能。
（4）设计逻辑门电路：利用逻辑门电路实现序列的顺序与逆序输出。
（5）绘制电路原理图：根据以上设计，绘制数字序列发生器的电路原理图。
3. 电路仿真与测试（1）电路仿真：使用Multisim软件对电路原理图进行仿真，验证电路功能是否正常。
（2）电路测试：搭建实际电路，进行功能测试，观察输出序列是否符合预期。
4. 电路板制作与调试（1）制作电路板：根据电路原理图，制作电路板。
（2）焊接元件：将74LS194、74LS161、逻辑门电路等元件焊接在电路板上。
（3）调试电路：检查电路连接是否正确，进行功能调试，确保电路工作正常。
五、实训结果与分析1. 仿真结果通过Multisim软件仿真，验证了电路原理的正确性。
在移位脉冲的作用下，输出序列符合预期。
2. 实际电路测试结果搭建实际电路，进行功能测试，输出序列符合预期，验证了电路设计的正确性。
序列信号发生器
一、设计一个双序列信号发生器，同时输出的两个序列分别如下：
Y1：110101 (高位先出)
Y2：010110 (高位先出)
要求：
1. 简单写出设计过程，画出原理图（30分），有合理设计过程，且原理图正
确得30分，若使能端电平接错或者不接,扣5分.
2. 根据设计搭试电路（15分）
3. 静态验证结果并用双踪示波器观察并分别输入时钟和Y1、Y2输出的波
形。
（由老师检查，只能够正确实现模6计数器给15分，完全实现25分）（25分）
4. 在答卷上绘出输入时钟和Y1、Y2输出的波形。
（波形应注意相位对齐，
并至少画满一个周期，方波的边沿一定要画出）（10分）
相位对齐6分（每个波形3分），至少画满一个周期3分，方波边沿画出1分。
二、简答：
函数发生器的V oltage Out端口输出的方波能否作为TTL电路的输入信号，为什么？（20分）
答：直接输出不能，因为V oltage Out端口输出的方波是一个交流信号，其VH 和VL等于（1/2）VPP。
若想作为TTL电路的输入信号，则其VPP至少要为6V以上，否则不能满足TTL电平的要求；或者，若是VPP大于3V，则叠加上（1/2）VPP的直流电平后就可以作为TTL电路的输入信号了。
数电实验报告实验目的：本实验旨在通过实际操作，加深对数电原理的理解，掌握数字电子技术的基本原理和方法，培养学生的动手能力和实际应用能力。
实验仪器和设备：1. 示波器。
2. 信号发生器。
3. 逻辑分析仪。
4. 电源。
5. 万用表。
6. 示教板。
7. 电路元件。
实验原理：数电实验是以数字电子技术为基础，通过实验操作来验证理论知识的正确性。
数字电子技术是一种以数字信号为工作对象，利用电子器件实现逻辑运算、数字存储、数字传输等功能的技术。
本次实验主要涉及数字逻辑电路的设计与实现，包括基本逻辑门的组合、时序逻辑电路、触发器等。
实验内容：1. 实验一，基本逻辑门的实验。
在示教板上搭建与非门、或门、与门、异或门等基本逻辑门电路，通过输入不同的逻辑信号，观察输出的变化情况，并记录实验数据。
2. 实验二，时序逻辑电路的实验。
利用触发器、计数器等元件，设计并搭建一个简单的时序逻辑电路，通过改变输入信号，验证电路的功能和正确性。
3. 实验三，逻辑分析仪的应用。
利用逻辑分析仪对实验中的数字信号进行观测和分析，掌握逻辑分析仪的使用方法，提高实验数据的准确性。
实验步骤：1. 按照实验指导书的要求，准备好实验仪器和设备，检查电路连接是否正确。
2. 依次进行各个实验内容的操作，记录实验数据和观察现象。
3. 对实验结果进行分析和总结，查找可能存在的问题并加以解决。
实验结果与分析：通过本次实验，我们成功搭建了基本逻辑门电路，观察到了不同输入信号对输出的影响，验证了逻辑门的功能和正确性。
在时序逻辑电路实验中，我们设计并搭建了一个简单的计数器电路，通过实验数据的记录和分析，验证了电路的正常工作。
逻辑分析仪的应用也使我们对数字信号的观测和分析有了更深入的了解。
实验总结：本次数电实验不仅加深了我们对数字电子技术的理解，还培养了我们的动手能力和实际应用能力。
在实验过程中，我们遇到了一些问题，但通过认真分析和思考，最终都得到了解决。
这次实验让我们深刻体会到了理论与实践相结合的重要性，也让我们对数字电子技术有了更加深入的认识。
实验八 序列信号发生器一． 实验目的1. 熟悉序列信号发生器的工作原理。
2. 学习序列信号发生器的设计方法。
二． 实验器材74LS161 四位十进制加法计数器 74LS00 四2输入与非门 74LS152 8选1数据选择器 发光二极管若干三． 实验原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。
通常把这种串行数字信号叫做序列信号。
产生序列信号的电路成为序列信号发生器。
序列信号的构成方式有多种，比较简单的方式是用计数器和数据选择器组成。
例如，产生一个8位的序列信号00010111（时间顺序由左到右）既可以用一个八进制计数器和一个8选1数据选择器组成。
如图所示，其中八进制计数器取自74LS161（4位二进制计数器）的低三位，8选1数据选择器采用74LS152。
当CP 信号连续不断地加到计数器上，C B A Q Q Q 的状态（也为74LS152的地址输入代码）按图中所示的顺序不断循环，07D D 的状态取反后就循环不断地依次出现在Y 输出端。
C B A Q Q Q由图得到Y 的状态00010111→→→→→→→0S 1S 2S 3S 4S 5S 6S 7S若要修改序列信号，只要修改加到的高. 低电平即可，而不需要更改电路结构。
因此，这种序列信号发生器电路即灵活又方便。
四． 实验内容1 设计一个七位巴克码（0100111）的产生电路，画出电路的时序图。
2 设计灯光控制逻辑电路。
要求红、绿、黄三种颜色的灯在时钟信号作用下按表规定的顺序转换状态。
表中的1表示“亮”，0表示“灭”。
3 用74LS160和74LS138产生序列信号电路图如下：。
实验八序列信号发生器一．实验目的1. 熟悉序列信号发生器的工作原理。
2. 学习序列信号发生器的设计方法。
二．实验器材74LS161 四位十进制加法计数器 74LS00 四2输入与非门 74LS152 8选1数据选择器发光二极管若干三．实验原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。
通常把这种串行数字信号叫做序列信号。
产生序列信号的电路成为序列信号发生器。
序列信号的构成方式有多种，比较简单的方式是用计数器和数据选择器组成。
例如，产生一个8位的序列信号00010111（时间顺序由左到右）既可以用一个八进制计数器和一个8选1数据选择器组成。
如图所示，其中八进制计数器取自74LS161（4位二进制计数器）的低三位，8选1数据选择器采用74LS152。
当CP信号连续不断地加到计数器上，QCQBQA的状态（也为74LS152的地址输入代码）按图中所示的顺序不断循环，D0?D7的状态取反后就循环不断地依次出现在Y输出端。
QCQBQA实验八第1页实验八序列信号发生器由图得到Y的状态0?0?0?1?0?1?1?1S0 S1 S2 S3 S4 S5 S6 S7若要修改序列信号，只要修改加到的高. 低电平即可，而不需要更改电路结构。
因此，这种序列信号发生器电路即灵活又方便。
四．实验内容1 设计一个七位巴克码（0100111）的产生电路，画出电路的时序图。
2 设计灯光控制逻辑电路。
要求红、绿、黄三种颜色的灯在时钟信号作用下按表规定的顺序转换状态。
表中的1表示“亮”，0表示“灭”。
实验八第2页实验八序列信号发生器CP顺序 0 1 2 3 4 5 6 7 8 红黄绿 0 0 0 1 0 0 0 1 0 0 0 1 1 1 1 0 0 1 0 1 0 1 0 0 0 0 03 用74LS160和74LS138产生序列信号实验八第3页实验八序列信号发生器电路图如下：实验八第4页感谢您的阅读，祝您生活愉快。
实验六、序列信号发生器与序列信号检测器的设计一、实验目的1、掌握序列发生器和检测器的工作原理；2、初步学会用状态机进行数字系统设计。
二、实验要求1、基本要求1)设计一个“10001110”序列发生器；2)设计一个“10001110”序列的检测器。
2、扩展要求1）设计一个序列发生器，将8 位待发生序列数据由外部控制输入进行预置，从而可随时改变输出序列数据。
2）将8 位待检测预置数由按键作为外部输入，从而可随时改变检测密码。
写出该检测器的VHDL 代码，并进行编译下载测试。
3）如果待检测预置数以右移方式进入序列检测器，写出该检测器的VHDL 代码(两进程符号化有限状态机)。
三、实验原理1、序列发生器原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，产生序列信号的电路称为序列信号发生器。
本实验要求产生一串序列“10001110”。
该电路可由计数器与数据选择器构成，其结构图如图6－1所示，其中的锁存输出的功能是为了消除序列产生时可能出现的毛刺现象：图6－1 序列发生器结构图2、序列检测器的基本工作过程：序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。
当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
状态图如图6－2所示：图6－2 序列检测器状态图3、利用状态机设计序列检测器的基本思想在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。
同时，状态机的设计方法也是数字系统中一种最常用的设计方法。
一般来说，标准状态机可以分为摩尔（Moore）机和米立（Mealy）机两种。
实验报告实验八实验八序列信号发生器 2.8.1实验目的实验目的（1）熟悉掌握EDA 软件工具Multisim 的仿真测试应用。
的仿真测试应用。
（2）熟悉序列信号发生器的工作原理。
）熟悉序列信号发生器的工作原理。
（3）学习序列信号发生器的设计方法。
）学习序列信号发生器的设计方法。
2.8.2实验仪器设备与主要器件实验仪器设备与主要器件实验箱一个；双踪示波器一台；稳压电源一台。
实验箱一个；双踪示波器一台；稳压电源一台。
4位十进制加法计数器74LS160;4位二进制加法计数器74LS161。
8选1数据选择器74LS251、74LS152和74LS151。
2.8.3实验原理实验原理序列信号是按照一定规则排列的周期性串行二进制码。
序列信号是按照一定规则排列的周期性串行二进制码。
1.计数型序列信号发生器计数型序列信号发生器设计过程分为如下两步：设计过程分为如下两步：根据数列码的长度p 设计模p 计数器，状态可以任意。
计数器，状态可以任意。
按计数器的状态转换关系和序列码的要求设计组合输出电路。
由于计数器的状态设置和输出序列没有直接关系，因此这种结构对输出序列的更改比较方便，而且还能够同时产生多组序列码。
2.2.移位型序列信号发生器移位型序列信号发生器移位型数字信号发生器是由移位寄存器和组合反馈电路组成的。
移位型数字信号发生器是由移位寄存器和组合反馈电路组成的。
组合电路的组合电路的输出，作为移位寄存器的串行输入。
由n 位寄存器构成的序列信号发生器所产生的序列信号的最大长度为P=2n 。
设Q3Q2Q1Q0的初始状态为1110，在CP 作用下，Q3的输出为...110011110011...。
在这种序列信号的每个循环周期内，代码1和0是按一定规律排列的。
在每个循环周期内，包含代码的个数称为循环长度，也称序列长度，用字母P 表示。
因前面的序列信号110011是一个信号周期，则P=6。
如果有Q2输出序列为111001，Q1输出序列为111100，Q0输出序列则为011110。
第1篇一、实验目的1. 理解数字电路的基本概念和组成原理。
2. 掌握常用数字电路的分析方法。
3. 培养动手能力和实验技能。
4. 提高对数字电路应用的认识。
二、实验器材1. 数字电路实验箱2. 数字信号发生器3. 示波器4. 短路线5. 电阻、电容等元器件6. 连接线三、实验原理数字电路是利用数字信号进行信息处理的电路，主要包括逻辑门、触发器、计数器、寄存器等基本单元。
本实验通过搭建简单的数字电路，验证其功能，并学习数字电路的分析方法。
四、实验内容及步骤1. 逻辑门实验（1）搭建与门、或门、非门等基本逻辑门电路。
（2）使用数字信号发生器产生不同逻辑电平的信号，通过示波器观察输出波形。
（3）分析输出波形，验证逻辑门电路的正确性。
2. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察触发器的输出波形。
（3）分析输出波形，验证触发器电路的正确性。
3. 计数器实验（1）搭建异步计数器、同步计数器等基本计数器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察计数器的输出波形。
（3）分析输出波形，验证计数器电路的正确性。
4. 寄存器实验（1）搭建移位寄存器、同步寄存器等基本寄存器电路。
（2）使用数字信号发生器产生时钟信号和输入信号，通过示波器观察寄存器的输出波形。
（3）分析输出波形，验证寄存器电路的正确性。
五、实验结果与分析1. 逻辑门实验通过实验，验证了与门、或门、非门等基本逻辑门电路的正确性。
实验结果表明，当输入信号满足逻辑关系时，输出信号符合预期。
2. 触发器实验通过实验，验证了D触发器、JK触发器、T触发器等基本触发器电路的正确性。
实验结果表明，触发器电路能够根据输入信号和时钟信号产生稳定的输出波形。
3. 计数器实验通过实验，验证了异步计数器、同步计数器等基本计数器电路的正确性。
实验结果表明，计数器电路能够根据输入时钟信号进行计数，并输出相应的输出波形。
实验三序列信号发生器VHDL设计一、实验目的1、设计一个序列信号发生器，可以在时钟的作用下周期性的产生1110010序列信号2、学习时序电路的设计方法;3、掌握产生周期性信号电路的设计方法;4、掌握同步和异步概念;5、掌握仿真的目的和作用;二、实验环境QuartusII 、PC机、GW-PK2 EDA实验箱三、实验原理给出原理图，说明行为描述方式设计序列信号发生器的原理。
可以产生周期信号的序列信号发生器由计数器和译码器构成。
若想产生1110010序列信号，则需要三位二进制计数器，从000记到110，当时钟是上升沿时，若当前记到110，则将计数清为000，再从头开始，否则计数加1，译码器将每个三位二进制数转换为一位序列信号，计数器和译码器分别由两个进程实现。
四、实验内容及要求利用QuartusII完成序列信号发生器的VHDL设计及仿真测试，给出仿真波形,进行引脚锁定,并在实验箱上进行硬件验证。
五、实验步骤（1）用文本方式输入设计文件并存盘①创建工程，利用“New Preject Wizard”创建此设计工程。
选择菜单“File” “New Preject Wizard”，点击Next，即可弹出工程设置对话框点击此框最上一栏右侧的按钮“…”，设置工程路径，找到文件夹D:\Quartus8\vhdl_code\three，填写工程名和顶层文件名称后，点击Next按钮进行下一步。
②添加设计源程序。
如果已有源程序，可以在此加入到工程中，如果没有点击Next进行下一步。
③选择目标芯片。
首先在“Family”栏选芯片系列，在此选“ACEX1K”系列，选择此系列的具体芯片：EP1K30TC144-3。
④选择仿真器和综合器类型。
点击上图的Next按钮，这时弹出的窗口是选择仿真器和综合器类型的，如果都是选默认的“NONE”，表示都选QuartusII中自带的仿真器和综合器，因此，在此都选默认项“NONE”。
⑤结束设置。
南昌大学实验报告学生姓名：学号：专业班级：实验类型：□验证□综合□设计□创新实验日期：实验成绩：实验三序列信号检测器设计（一）实验目的1.进一步熟悉PH-1V型实验装置和QuartusⅡ软件的使用方法；2.学习有限状态机法进行数字系统设计；3.学习使用原理图输入法进行设计。
（二）设计要求完成设计、仿真、调试、下载、硬件测试等环节，在PH-1V型EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：1.先用原理图输入法设计0111010011011010序列信号发生器;2.其最后8BIT数据用LED显示出来；3.再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则输出为“1”，否则输出为“0”；（三）主要仪器设备1.微机 1台2.QuartusII集成开发软件1套3.PH-1V型EDA实验装置1套（四）实验总体设计本实验要求先设计一个信号发生器，采用原理图设计方法，要求产生0111010011011010序列，16位，便可采用74161计数器和74151选择器，161计数输出QD,QC,QB,QA从0000计至1111，然后将161计数输出低三位QC,QB,QA分别接到151的C，B，A端，高位QD用来控制151两片的片选，即两片151分别实现序列的高八位和低八位的输出。
最后将二片151的输出相或便可得到最后要产生的序列。
序列检测器即为一个状态机，首先画出状态转移图，根据状态转移图设计出序列检测器，当检测到预置的序列，则RESULT输出1，否则输出0 （五）实验重难点设计1. 用原理输入法设计序列信号发生器(1)打开Quartus II软件，进入编辑环境。
(2)创建新的原理图BDF文件，命名为FASHENGQI，根据其总体设计思路设计出如下原理图：1. 用文本输入法设计序列信号检测（1）打开Quartus II软件，进入编辑环境。
（2）创建新的文本文件VHDL，命名为ztj，根据状态机总体设计思路设计出如（3）下语句程序：library ieee;use ieee.std_logic_1164.all;entity ztj isport (clk,reset: in std_logic;x: in std_logic;result: out std_logic);end ztj;architecture behav of ztj istype m_state is(s0,s1,s2,s3,s4,s5);signal present_state,next_state:m_state;signal temp:std_logic;beginprocess(reset,clk)beginif reset ='1' thenpresent_state<=s0;elsif clk='1' and clk'event thenresult<=temp;present_state<=next_state;end if;end process;（4）经编译成功后，点击File---Creat/Update---Creat Simbol Files For Current File 后生成STAKE模块如下:（1）打开Quartus II软件，进入编辑环境。
实验报告
实验八序列信号发生器
2.8.1实验目的
（1）熟悉掌握EDA软件工具Multisim的仿真测试应用。
（2）熟悉序列信号发生器的工作原理。
（3）学习序列信号发生器的设计方法。
2.8.2实验仪器设备与主要器件
实验箱一个；双踪示波器一台；稳压电源一台。
4位十进制加法计数器74LS160;4位二进制加法计数器74LS161。
8选1数据选择器74LS251、74LS152和74LS151。
2.8.3实验原理
序列信号是按照一定规则排列的周期性串行二进制码。
1.计数型序列信号发生器
设计过程分为如下两步：
①根据数列码的长度p设计模p计数器，状态可以任意。
②按计数器的状态转换关系和序列码的要求设计组合输出电路。
由于计数器的状态设置和输出序列没有直接关系，因此这种结构对输出序列的更改比较方便，而且还能够同时产生多组序列码。
2.2.移位型序列信号发生器
移位型数字信号发生器是由移位寄存器和组合反馈电路组成的。
组合电路的输出，作为移位寄存器的串行输入。
由n位寄存器构成的序列信号发生器所产生的序列信号的最大长度为P=2n。
设Q3Q2Q1Q0的初始状态为1110，在CP作用下，Q3的输出为...110011110011...。
在这种序列信号的每个循环周期内，代码1和0是按一定规律排列的。
在每个循环周期内，包含代码的个数称为循环长度，也称序列长度，用字母P表示。
因前面的序列信号110011是一个信号周期，则P=6。
如果有Q2输出序列为111001，Q1输出序列为111100，Q0输出序列则为011110。
显然这四个序列0和1的排列相同，初始相位不同而已。
2.8.4实验内容
（1）用计数器74LS160设计一个7位巴克码（010011）的产生电路，画出电路时序图。
用示波器观察电路输出波形。
设计思路：输出序列信号与计数器的对映关系式：
Y’= 0——1——0——0——1——1——1
Q C Q B Q A = S 0------S 1-----S 2------S 3------S 4------S 5-----S 6
电路如图1所示：
U1
74LS251D
~W
6
D04D13D22D31D415D514D613D7
12
A 11~G
7
C 9B 10Y 5U2
74LS160D
QA 14QB 13QC 12QD 11RCO
15
A 3
B 4
C 5D
6
ENP 7ENT 10~LOAD 9~CLR 1CLK
2
VCC
5V
XFG1
VCC
5V
XSC1
A B Ext Trig
+
+_
_
+
_
U3A
74LS00D
波形如图2所示：
（2）设计灯光控制逻辑电路。
要求红、绿、黄三种颜色的灯在时钟信号作用下按表2-8-2规定的顺序转换状态。
表中，1表示“亮”，0表示“灭”。
设计思路：用010010010产生电路控制红灯，用001010100产生电路控制绿灯，用000111000产生电路控制黄灯。
仿真图如下：
（3）用移位寄存器74LS194设计产生移位序列信号为10110的序列信号发生器。
用发光管显示输出序列信号。
画出时序电路图并用示波器观察时序波形。
