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第4章 总线结构与时序

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第4章 PC机的总线结构和时序

第4章 PC机的总线结构和时序

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第4章
PC机的总线结构和时序
4.2 IBM PC/XT CPU子系统和PC/AT机的系统板 4.2.1 8086微处理器的结构 4.2.2 IBM PC/XT的CPU子系统 4.2.3 IBM PC/AT的系统板
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PC机的总线结构和时序
4.2.1 8086微处理器的结构
4.2.1.1 8086的功能结构 4.2.1.2 8086的寄存器结构
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PC机的总线结构和时序
4.3 IBM PC 的系统总线及时序
1．读周期的时序 2．写周期的时序
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PC机的总线结构和时序
1．读周期的时序（图4-10）
图4-10 8086读总线周期
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PC机的总线结构和时序
一个基本的读周期一般包含如下几个状态：
T1状态： T2状态： T3状态： Tw状态： T4状态：
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PC机的总线结构和时序
2．执行部件EU
执行部件的功能就是负责从指令队列取指 令并执行。从编程结构图可见，执行部件 由下列几个部分组成： （1）4个通用寄存器，即AX、BX、CX、 DX； （2）4个专用寄存器： （3）标志寄存器FR； （4）算术逻辑单元ALU。
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PC机的总线结构和时序
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PC机的总线结构和时序
4.1.2.1 什么是总线
总线能为多个部件服务，总线的基本工作 方式通常是由发送信息的部件分时地将信息发 往总线，再由总线将这些信息同时发往各个接 收信息的部件。究竟由哪个部件接收信息，要 由CPU给出的设备地址经译码产生的控制信号来 决定。
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PC机的总线结构和时序
第4章

微机原理8088的总线与时序

微机原理8088的总线与时序

微机原理8088的总线与时序8088是Intel公司于1979年推出的一款16位微处理器。

它主要用于个人计算机IBM PC和互补金属氧化物半导体技术（CMOS）中。

8088的总线结构包括内部总线和外部总线。

内部总线通过内部连接的数据通路在不同的功能部件之间传输数据和控制信号。

外部总线则用于连接8088与外部设备，如内存、输入输出（I/O）设备等。

8088的总线宽度为16位，分为数据总线、地址总线和控制信号总线。

数据总线用于传输数据，宽度为16位，可以同时传输一个字节（8位）或一个字（16位）。

地址总线用于寻址，其宽度为20位，可以寻址1MB空间。

控制信号总线至少包括读（RD）、写（WR）、片选（CS）、内存读（MREQ）、I/O读（IOR）和时钟这些基本信号。

8088的时序包括外设周期、读周期、写周期和I/O周期。

外设周期用于与外部设备进行通信，包括读写外设内容和控制外设。

读周期用于从内存或外设读取数据到寄存器或内部缓冲器中。

写周期用于将内部寄存器或内部缓冲器中的数据写入到内存或外设中。

I/O周期用于从外部设备读取或写入数据。

在时序方面，8088采用了同步时序设计。

时钟信号周期（CLK周期）用于同步各个部件的工作。

时钟信号由外部提供，频率为4.77MHz，即每个时钟周期为210ns。

在一个时钟周期内可以完成一个机器周期的工作。

8088的机器周期分为5个时钟周期，即一个机器周期需要5个时钟周期完成。

根据不同的操作，一个机器周期又可以分为多个时钟周期。

不同的操作需要不同的时钟周期数来完成，包括指令周期、内存周期、I/O周期等。

具体的时序可以通过查阅8088的数据手册得到。

总的来说，8088的总线结构和时序是保证处理器与外部设备通信的关键。

通过总线结构的设计和时序的安排，8088能够快速、准确地与外部设备交互，实现数据、控制信号和地址的传输和处理。

同时，时序的设计也要考虑到时钟频率、数据传输速度等因素，以确保系统的稳定性和可靠性。

第4章 总线技术与总线标准

第4章 总线技术与总线标准

一、选择1. 总线是一种（ ① ），由系统中各部件所共享，在（ ② ）的控制之下将信息准确地传送给（ ③ ）。

A 、公共信号通道B 、专用地信号连线C 、主设备D 、中断源E 、从设备F 、信号源2. 下面关于总线的叙述中，错误的是( )。

A 、总线位宽指的是总线能同时传送的最大数据位数B 、总线标准是指总线传送信息时应遵守的一些协议与规范C 、PCI 总线不支持突发成组传送D 、总线带宽是指单位时间内总线上可传送的最大数据量3. 74138译码器通常用于产生片选信号，其译码输入端应与系统的（ ）总线相连。

A 、地址B 、数据C 、控制D 、串行4. 按总线共享原则，为避免信号逻辑的混乱和器件的损坏，（ ）一个以上的输出引脚共享一条信号线。

A 、禁止B 、允许C 、当引脚较少时允许D 、当输出引脚有三态功能时允许5. 设异步串行接口电路中波特率因子为64，则接收端在确定起始位后应每隔（ ）个时钟周期对串行数据接收线采样一次。

A 、8B 、16C 、32D 、646. CPU 对存储器或I/O 端口完成一次读/写操作所需的时间称为一个（ ）。

A 、指令周期B 、总线周期C 、时钟周期D 、传输周期7. 处理器完成一个基本操作所用时间的最小单位是通常称为（ c ）周期，而完成一次存储器读/写操作所用时间通常称为（ b ）周期。

A 、指令周期B 、总线周期C 、时钟周期D 、循环周期8. 某系统总线时序如下图所示，可知该系统最大寻址空间为（ ① ）；数据线D0-7上传送的是（②）信息；总线可能采用（ ③ ）时序控制方式。

① A. 1KB B. 2KBC. 4KBD. 8KB② A. 写入到存储器的 B. 写入到端口的 C. 从存储器读出的 D.从端口读出的 ③ A. 异步 B. 同步 C. 周期挪用 D.以上都不对9. 为提高总线驱动能力通常可采用（ ）。

A 、译码器B 、多路转换器C 、采样保持器D 、三态缓冲器地址数据地址CLK IO /( /M) D0-7A0-10 (/WR) / RD10.通常来说，同种总线上的数据传送速率与距离成( )。

总线

总线

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2、分布式仲裁
分布式仲裁方式没有独立的总线控制器，总线上每个 主设备都有自己的总线仲裁逻辑。每次总线仲裁都由 各个设备的总线仲裁逻辑根据一定的仲裁算法来决定 自己是否占用总线。 常用的分布式仲裁方式分为： ① ② ③ 自举分布式仲裁 冲突检测分布式仲裁 并行竞争分布式仲裁
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①自举分布式仲裁
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二、总线的分类
3. 按总线的通信定时方式分类
① 同步总线：指互联的部件或设备均通过统一的时 钟进行同步，即所有的互联的部件或设备都必须 使用同一个时钟（同步时钟），在规定的时钟节 拍内进行规定的总线操作，来完成部件或设备之 间的信息交换。 ② 异步总线：指没有统一的时钟而依靠各部件或设 备内部定时操作，所有部件或设备是以信号握手 的方式进行，即发送设备和接受设备互用请求 （request）和确认（acknowledgement）信号来 协调动作，总线操作时序不是固定的。因此，异 步总线能兼容多种不同的设备，而且不必担心时 钟变形或同步问题使得总线长度不受限制。例如， 火线协议（Firewire 或IEEE1394）和USB2.0协议 都是异步总线协议。
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二、总线的定时
总线的一次信息传送过程，大致可分为五个阶段： ① 请求总线阶段； ② 总线仲裁阶段； ③ 寻址阶段； ④ 信息传送阶段； ⑤ 结束阶段。 为了同步主方、从方的操作，必须制订定时协议 定时协议。 定时协议 定时：是指事件出现在总线上的时序关系。 数据传送过程中采用两种定时方式： ① ② 同步定时 异步定时
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总线信息的传送方式
3. 分时传送
分时传送有两种含义。 一种是：指采用总线复用，即在传输线上既传送 地址信息，又传送数据信息，这样可以减少总线 的线数，为此，必须划分时间片，使得同一总线 上在不同的时间片中完成传送地址和传送数据的 任务。 二种是：指共享总线的部件分时使用总线。因为， 总线是系统的公共资源，可以有很多部件挂在总 线上，但在一个时间片内，总线只为一对互相交 换信息的源设备和目的设备提供服务。所以，如 果有多个设备要求使用总线时，要由总线控制器 按时间片来分时提供服务。

I2C总线结构及工作原理小结

I2C总线结构及工作原理小结
图 4 I2C 总线的时序定义
参数 SCL 时钟频率
表 1 I2C 总线信号定时要求
符号
标准模式 最大值 最小值
Fscl
0
100
高速模式 最大值 0
最小值 400
单位 kHz
在一个终止信号和起始信号 之间必须空闲的时间
Tbuf
4.7
—
1.3
—
us
起始信号保持时间 （此后可产生第一个时钟脉冲）
Thd;sta 4.0
：主控器接收，被控器发送
A：应答信号
A ：非应答信号
S：起始信号
P：停止信号
SLAW：寻址字节（写）
DatБайду номын сангаас1～Datan:写入被控器的 n 个数据字节
2.主控器的读操作。主控器从被控器中读出 n 个字节的操作，整个传输过程中除寻址字节外，都是被控器
发送，主控器接收的过程。数据传送的格式如下：
S SLAW
数据传输中的接受/发送器
I2C 总线系统中用发送器与接收器来表明数据传输的发送方与接收方。 发送器：总线上发送数据的器件。 接收器：总线上接收数据的器件。
I2C 总线上的所有节点都可以成为发送器或接收器。
主竞争中的仲裁与同步
在 I2C 总线系统中可以有多个主器件节点。如果某些主器件节点在运行时都企图控制总线，则形成多 主竞争状态，I2C 总线系统可保证多个主器件节点企图控制总线时不会丢失信息。在总线竞争过程中进行 总线控制权的仲裁和时钟同步，仲裁结果只允许其中一个主器件继续战局总线。
I2C总线系统中的几个名词、术语
I2C 总线系统的结构十分灵活。系统中除了可以挂接带有 I2C 总线接口的单片机、外围器件外，通过 I2C 总线扩展器 PCD8584 可以挂接不带 I2C 总线接口的单片机、微处理器。通过外围器件可以扩展许多通 用外设借口模块。

《计算机组成原理》第四章总线与时序练习题及答案

《计算机组成原理》第四章总线与时序练习题及答案

《计算机组成原理》第四章总线与时序练习题及答案选择题目：1. 当M/IO 0=,RD 0=,WR=1时，CPU 完成的操作是（ c ）。

A. 存储器读操作B. 存储器写操作C. IO 端口读操作D. IO 端口写操作2. 8086CPU 的时钟频率为5MHz ，它的典型总线周期为（ c ）A. 200nsB. 400nsC. 800nsD. 1600ns3. 某微机最大可寻址的内存空间为16MB ，则其系统地址总线至少应有（ D）条。

A. 32B. 16C. 20D. 244. 8086的系统总线中，地址总线和数据总线分别为（ B ）位。

A. 16,16B. 20,16C. 16,8D. 20,205. 8086CPU 一个总线周期可以读（或写）的字节数为（ B ）A. 1个B. 2个C. 1个或2个D. 4个8086有16条数据总路线，一次可以传送16位二进制，即两个字节的数6. 当8086CPU 采样到READY 引脚为低电平时，CPU 将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址7. 当8086CPU读写内存的一个对准存放的字时，BHE和A0的状态为（ A ）。

A. 00B. 01C. 10D. 118. 当8086CPU采样到READY引脚为低电平时，CPU将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址9. 8086CPU的字数据可以存放在偶地址，也可以存放在奇地址。

下列说法正确的是（ A ）A. 堆栈指针最好指向偶地址B. 堆栈指针最好指向奇地址C. 堆栈指针只能指向偶地址D. 堆栈指针只能指向奇地址10. 8086CPU在进行对外设输出操作时，控制信号M/IO和DT/R状态必须是（D ）A. 0,0B. 0,1C. 1,0D. 1,111. 8086CPU复位时，各内部寄存器复位成初值。

复位后重新启动时，计算机将从内存的（ c ）处开始执行指令。

哈工大威海计算机学院 计算机组成原理课件第4章 总线


特点：按位串行传送； 按应答方式进行联系。 这种方式要求数据格式中设置同步信息。 异步串行数据格式如下：
0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 起始位 （低） 数据位
奇偶 停止位 校验位 （高）
异步串行通信的数据传输率可以用波特率和比特率来衡量 波特率—单位时间内传送二进制数据的位数，单位：bps 比特率—单位时间内传送二进制有效数据的位数，单位：bps 例：在异步串行传输系统中，若字符格式为：1个起始位、7个 数据位、1个奇校验位、1个终止位。假设每秒传输120个数据 帧，试计算波特率及比特率。 解：由题意知，一帧包括 1+7+1+1＝10位 所以波特率为（1+7+1+1）×120＝1200bps
采用存储器为核心的分散连接结构，虽采用中断、 DMA等技术，仍无法解决I/0设备与主机之间连接的 灵活性。 目前：总线连接
二.总线及其技术特点
1、总线：是计算机系统中各部件之间的公共的 信息传递通道。
2、技术特点
1）使系统中的连线大大减少，可靠性高 2）便于硬件和软件的标准化，便于接口设计 3）易于系统模块化，可替换性好 4）便于维修，即可维护性好 5）任意时刻只有一个源发送（主设备），可由多 个部件接收（从设备） 6）有仲裁机制 7）缺点：传输率受带宽限制，且总线一旦故障， 整个系统将瘫痪
离来安排公共时钟周期时间）。 特点： 控制简单； 灵活性差；
当系统中各部件速度差异较大时，严重影响总线
工作效率；
适合于短距离、各部件速度较接近的场合。
2)异步通信：
异步通信是和同步通信完全对立的通信方式，通信双 方无统一的时钟标准来控制数据的传送过程，各部件可按 各自所需的实际时间使用总线。 时间配合：主/从部件间采用应答（握手）方式建立

第四总线结构和时序


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VCC（5V）
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE/S7
MN/MX
RD HOLD（RQ/GT0） HLDA（RQ/GT1） WR（LOCK） M/IO（S2） DT/R（S1） DEN（S0） ALE（QS0） INTA（QS1）
TEST
4.1.1 两种工作方式下的公用引脚 地址/数据总线
4.1.1 两种工作方式下的公用引脚 公用控制总线
控制总线共有16条引脚，其中8个是公用引脚（在 两种工作方式下定义功能是一样的），另外8个在两种 工作方式下定义的功能不同
4.1.1 两种工作方式下的公用引脚
8086CPU共有40根引脚线，其中32根在两种方式下名称和功能相同。
1.
3条--电源、接地引脚 ： VCC、GND（1和20）
2.
1条--时钟信号：CLK，方波信号，占空比约为33%
3.
20条地址/数据线；
4.
16条制控线，其中8根在两种工作方式下名称和功能相同。
存储器
I/O接口
读、写操作
A.BUS 系
D.BUS
统 总
C.BUS 线
输入设备 输出设备
基本概念
l T状态（时钟周期）：CPU处理动作的最小单位位时间。就 是时钟信号CLK的周期。它与CPU的时钟频率有关。T=1/f时钟 ， 如果f时钟 =5Mhz，那么T=200ns。
l 总线周期（机器周期）：CPU通过系统总线对外部（存储器 或I/O接口）进行一次访问所需的时间。一个总线周期至少包 括 4个T状态，即T1,T2,T3,T4。

总线结构


制器芯片、北桥芯片和南桥芯片。这个芯片组叫Intel
430系列、440系列，它们在系统中起着至关重要的作 用。
总线系统
6.2 总线接口
6.2.1 信息的传送方式
6.2.2 接口的基本概念
6.2.1 信息的传送方式
总线系统
数字计算机使用二进制数，它们或用电位 的高、低来表示，或用脉冲的有、无来表示。 计算机系统中，传输信息采用三种方式： 串行传送、并行传送和分时传送。但是出于速 度和效率上的考虑，系统总线上传送的信息必 须采用并行传送方式。
第一 CPU是总线上的唯一主控者;
第二 总线信号是CPU引脚信号的延伸，即：总线
结构紧密与CPU相关，因而通用性较差。
总线系统
当代流行的总线内部结构如图。CAI演示
它是一些标准总线，其追求的是与结构、CPU、技
术无关的开发标准，并满足包括多个CPU在内的主控者 环境需求。
整个总线分成如下四部分：
在当代总线结构中，CPU和它私有的cache一起作 为一个模块与总线相连。系统中允许有多个这样的处
1.串行传送
总线系统
当信息以串行方式传送时，只有一条传输线，且
采用脉冲传送。在串行传送时，按顺序来传送表示一 个数码的所有二进制位(bit)的脉冲信号，每次一位， 通常以第一个脉冲信号表示数码的最低有效位，最后 一个脉冲信号表示数码的最高有效位。
在串行传送时，被传送的数据需要在发送部件进
行并－－串变换，这称为拆卸；而在接收部件又需要 进行串－－并变换，这称为装配。 串行传送的主要优点是只需要一条传输线，这一 点对长距离传输显得特别重要，不管传送的数据量有
的标准化问题。 总线带宽：总线本身所能达到的最高传输速率， 是衡量总线性能的重要指标，单位:兆字节每秒(MB/s)

PC机的总线结构和时序(第12讲)


6、系统复位
当8088在RESET引线上检测到一个脉 冲的上升沿，它就终止所有的操作，直到 RESET信号（高电平要保持至少4个时钟周 期，若是合电源引起的复位，则必须大于 50us ）变为低电平。这时寄存器被初始化 到复位状态，即标志寄存器、指令寄存器、 段寄存器DS、ES、SS都为0000H、CS为 FFFFH。
3、在T3状态开始的时钟下降沿，8088采样 READY线。如果READY信号有效（高电 平），则在T3状态结束后进入T4状态，在T4 状态开始的时钟下降沿，把数据总线上的数 据读入CPU或写到地址选中的存储单元或外 设，在T4状态中结束总线周期。如果访问的 是慢速存储器或是外设接口，则应该在T1输 出的地址，经过译码选中某个单元或设备 后，立即驱动READY信号到低电平。8088在 T3的前沿采样到READY信号无效，就在T3状 态后插入等待周期Tw。
2、在T2状态：8088开始执行数据传送操作。 8088内部的多路转换开关进行切换，将 地址/数据线AD0 ~ AD7上的地址撤销，切换 成数据线，为读写数据做准备； 发出数据允许信号DEN和数据发送/接收 控制信号DT/R，允许数据收发器工作，使系 统数据总线与8088的数据线接通，并控制数 据传送的方向； 把地址/状态线A16/S3 ~ A19/S6切换成 与总线周期有关的状态信息，指示若干与周 期有关的情况。
从存储器的指定区域读出数据的过程
3、要读入数据就必须给出读命令， RD信号在T2状 态起变为有效信号（此时WR信号为无效），用以 控制数据传送的方向。所访问的存储器已由地址信 号经过译码，找到了指定的单元，由RD信号把指定 的单元的内容读出在引线AD7 ~ AD0上。若在系统 中，应用了数据发送接收芯片8286或74LS245，则 必须有控制信号DT/R和DEN。由于是读，故DT/R 应在T1状态开始后变为低电平，DEN信号在T2状态 有效，它作为8286或74LS245的选通信号。CPU在 T3状态的下降沿采样数据线，获取数据。
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通信总线：也称为外部总线，是微机与微机，微机与外设之间 进行通信的总线。
4.1.3 总线的主要性能参数
1. 总线频率：
以MHz表示的工作频率，是总线速率的一个重要参数。 2. 总线宽度：指数据总线的位数。 3. 总线的数据传输率 = (总线宽度/8位)×总线频率 例：PCI总线的总线频率为33.3MHz，总线宽度为64位的情况下 ，总线数据传输率为266MB/s 。
第二个周期：又送INTA，通知外设送中断类型码到数据线上，以 便CPU取得该中断服务程序入口地址，转入该中断服务。
六、8086/8088等待状态时序 在任何时刻，当CPU检测到READY引脚为低电，则在T3～T4 之间插入等待周期Tw，直至READY为高。 七、总线空闲周期 CPU不与MEM或I/O之间传送数据时，则不执行总线周期，BIU 则不和总线打交道，此时进入总线空闲周期T。 进入总线空闲周期之前: ① 若当前是写周期，则在总线空闲周期中，地址/数据复用脚上还 会继续有驱动前一个总线周期的数据D15～D0。 ② 若当前是读周期，则在总线周期中，AD15～AD0处于高阻态。 而S6～S3保持不变，维持前一个总线周期电平。在CPU内部，EU 仍在工作。 所以总线空闲周期，是CPU总线空操作，BIU对EU的等待。
2.地址与数据接口信号 AD[31:00] T/S：它们是地址、数据多路复用的 输入/输出信号 在FRAME#有效的第1个时钟，AD[31:00]上传送的 是32位地址，称为地址期 。 在IRDY#和TRDY#同时有效时，AD[31:00]上传送 的为32位数据，称为数据期。

C/BE[3:0]# T/S：它们是总线命令和字节使能多路复 用信号线 地址期内是总线命令，数据期内是字节使能信号。
二、8086存贮器写时序
三、8088访问存贮器时序---基本同8086（从略） 四、8086/8088访问I/O的时序 与访问MEM时序相比，仅有M/IO（或IO/M）的区别。
五、中断响应周期 当 ①INTR 脚为高电平，向CPU提出中断请求。 ②IF=1 则CPU在执行完当前指令后响应中断，进入中断响应时序，其 中包含两个中断响应周期： 第一个 第二个 中断响应周期 中断响应周期 T1 T2 T3 T4 T1 T2 T3 T4 CLK INTA AD7~AD0 向量类型 第一个周期：送INTA，表示①响应中断, ②外设取消INTR信号用。
存储器读(从内存空间映像中读数)
存储器写(向内存空间映像中写)
1000 1001 1010 1011 1100 1101 1110 1111
命令类型说明 保留 保留 配置读 配置写 存储器多行读 双地址周期 存储器行读 存储器写并无效
4.3.5 PCI总线协议
1．PCI总线的传输控制遵循的管理规则： (1) FRAME#和IRDY#定义了总线的忙/闲状态。
CPU总线：微机系统中速度最快的总线，主要在CPU内部，连 接CPU内部部件，在CPU周围的小范围内也分布该总线，提供 系统原始的控制和命令。 局部总线：在系统总线和CPU总线之间的一级总线，提供CPU 和主板器件之间以及CPU到高速外设之间的快速信息通道。
系统总线：也称为I/O总线，是传统的通过总线扩展卡连接外部 设备的总线。由于速度慢，其功能已经被局部总线替代。
4.仲裁接口信号

REQ# T/S：总线占用请求信号 GNT# T/S：总线占用允许信号
5.错误报告接口信号


PERR# S/T/S：数据奇偶校验错误报告信号
SERR# O/D：系统错误报告信号
6.中断接口信号

PCI有4条中断线，分别是INTA#、INTB#、INTC# 、INTD# ，电平触发，多功能设备可以任意选择一 个或多个中断线，单功能设备只能用INTA#。
60.96 80
12.7
4.3.4 PCI总线命令
PCI总线命令表
C/BE[3:0]#
0000 0001 0010 0011 0100 0101 0110 0111
命令类型说明 中断响应 特殊周期
I/O读(从I/O端口地址中读数据) I/O写(向I/O端口地址中写数据)
C/BE[3:0]#
保留 保留
总线标准的特性如下：
1.物理特性: 总线物理连接方式(电缆式、蚀刻式），总线根数、插头和插 座形状，引脚排列等。
2.功能特性: 描述一组总线中每一根线的功能。 3.电器特性:定义每根线上信号的传递方向以及有效电平范围。一般定义送入CPU的 信号为输入信号，从CPU中送出的信号是输出信号。低电平有效的信号用信号名后 带#来表示。如CS#、REQ#。 4.时间特性:定义每一根线在什么时候有效，这和总线操作的时序有关。
11空闲、00数据、10最后一个数据、01等待状态。 (2) 一旦FRAME#信号被置为无效，在同一传输期间 不能重新设置。 (3) 除非设置IRDY#信号，一般情况下不能设置 FRAME# 信号无效。 (4) 一旦主设备设置了IRDY#信号，直到当前数据期结 束为止，主设备一般不能改变IRDY#信号和 FRAME#信号的状态。
REQ
主
ACK
从
4.分离方式
总线读周期分成两个子周期 • 寻址子周期 • 数据传送子周期
在两子周期之间，退出总线，从设备准备数据。
clk address data
4.2 8086/8088CPU总线时序
微处理器时序概念 当CPU执行指令时，送出一系列的控制信号，这些控制信号在 时间上的关系称为CPU时序。 从时序角度考虑，微处理器的执行工作可分作三种类型的周期： 1.时钟周期(Clock Cycle) 时钟周期也称为T状态，是微处理器动作处理的最小时间单位。 时钟周期值的大小是由系统时钟（晶振频率）确定的，T=1/f。 2.总线周期(Bus Cycle，由若干时钟周期组成，也称机器周期。） 总线周期是指微处理器对MEM或I/O端口完成一次读或写所需要 的时间。 8086/8088微处理器有两种总线操作周期：读总线周期和写总 线周期。 8086/8088的一个基本总线周期由4个时钟周期组成。
1. PCI插槽
5V 32位插槽
连接 卡口
5V 64位插槽 3.3V 32位插槽 3.3V 64位插槽 a. 4种PCI卡插槽
A1 外 B1 1.27
A49 A52
A62 内
B49 77.48
3.82
B52 B62
b. 5V32位PCI插槽
2.PCI插卡
IC 外 边 IC
IC
里 边
1.91
ቤተ መጻሕፍቲ ባይዱ41.6
4.2.2 8086多CPU系统读写存储器简介
一、8086多CPU系统读存贮器
二、8086多CPU系统写存贮器
8086多CPU系统写存贮器时序图
三、8088多CPU系统读/写存贮器
与8086不同之处 ① AD7～AD0复用 ② 无BHE
4.3 PCI总线
4.3.1 PCI总线的特点
1) 独立于处理器
4.2.1 8086/8088典型时序分析 一、8086存贮器读时序 1. ALE 2. BHE
图 8286与8088的连接
3. DEN 4. DT/R
T1状态 ① M/IO信号确定CPU是要从MEM还是I/O端口读数据且一直保持 到本总线周期结束。 ② CPU在T1通过地址线输出地址，这些地址值要保持到T2状态。 ③ 地址值必须锁存，锁存信号用ALE。 ④ BHE信号也要锁存。 ⑤ DT/R输出为低电平，表示本总线周期的数据总线方向是由外 向CPU内传送数据。 T2状态 ⑥⑦⑧ 在T2状态，地址信号消失，AD15－AD0进入高阻状态，为 数据读入作准备；而A19/S6－A16/S3及BHE/S7引脚输出状态信号S7~S3。 ⑨ RD输出低电平信号表示读操作，数据送往数据总线。 ⑩ DEN信号也在T2状态变低，表示数据允许。 T3状态 在T3状态，来自MEM或I/O的数据被送到数据总线，CPU在T3 状态结束时读取数据总线上的数据。
7. 64位总线扩展信号
AD[63:32]
T/S：扩展的32位地址和数据多路复用线

C/BE[7:4]# T/S：总线命令和字节使能多路复用扩展 信号线
REQ64# S/T/S，64位传输请求信号 S/T/S：64位传输允许信号 PAR64 T/S：奇偶双字节校验

ACK64#
4.3.3 PCI插槽和PCI扩展卡
⒊ 指令周期(Instruction Cycle) 指令周期反映了执行一条指令所需要的时间。 一个指令周期通常由若干个总线周期组成。 不同指令的执行时间不同，即周期长短不一样。简单指令只 需要一个总线周期，复杂指令就需要较多的总线周期。
8086最基本的总线周期是CPU与MEM或I/O进行通信。 一个基本总线周期由4个时钟周期（T1，T2，T3，T4）构成。 T1：CPU从地址/数据线上送出地址。 T2：地址撤消。若是CPU读：地址/数据线是高阻； 若是CPU写：地址/数据线是数据。 T3：数据稳定在总线上，在T3与T4交界处采样数据，进入T4状态。 T4：结束状态。
第4章 微机总线结构与时序
主讲：李武森
南京理工大学 电光学院
主要内容
4.1 总线概述 4.2 8086/8088CPU总线时序 4.3 PCI总线 4.4 通用串行总线USB 本章重点： 8086/8088系统组织；PCI和USB总线。
4.1 总线概述
4.1.1 总线标准的概念与特性
总线：是在模块和模块之间或设备与设备之间的一组进行互 连和传输信息的信号线，信息包括指令、数据和地址。 总线标准：指芯片之间、扩展卡之间以及系统之间，通过总 线进行连接和传输信息时，应该遵守的一些协议与规范。
4.1.4 总线操作和总线传送控制
一、总线操作的4个阶段
1. 总线请求和仲裁阶段： 主模块向总线仲裁机构提出总线使用申请，总线仲裁机构决 定使用总线的主模块。