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集成电路设计与制造的主要流程ppt

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集成电路分析与设计PPT课件

集成电路分析与设计PPT课件

Intel公司微处理 器—Pentium® 4
25
2 集成电路发展
Intel公司微处理 器—Pentium® 6
26
2 集成电路发展 Intel Pentium 4微处理器
27
2 集成电路发展 Intel XeonTM微处理器
28
2 集成电路发展 Intel Itanium微处理器
29
2 集成电路发展
集成电路发展里程碑
30
2 集成电路发展
集成电路发展里程碑
31
2 集成电路发展
晶体管数目
2003年一年内制造出的晶 体管数目达到1018个，相 当于地球上所有蚂蚁数量 的100倍
32
2 集成电路发展
芯片制造水平
2003年制造的芯片尺寸控制 精度已经达到头发丝直径的1 万分之一，相当于驾驶一辆 汽车直行400英里，偏离误差 不到1英寸！
33
2 集成电路发展
晶体管的工作速度
1个晶体管每秒钟的开关 速度已超过1.5万亿次。 如果你要用手开关电灯 达到这样多的次数，需 要2万5千年的时间！
34
2 集成电路发展
半导体业的发展速度
1978年巴黎飞到纽约的 机票价格为900美元，需 要飞7个小时。如果航空 业的发展速度和半导体业
1960年，Kang和Atalla研制出第一个利用硅半导体材料制成的MOSFET
1962年出现了由金属-氧化物-半导体（MOS）场效应晶体管组成的MOS 集成电路
早期MOS技术中，铝栅P沟MOS管是最主要的技术，60年代后期，多晶 硅取代铝成为MOS晶体管的栅材料
1970’s解决了MOS器件稳定性及工艺复杂性之后，MOS数字集成电路 开始成功应用
一个有关集成电路发展趋势的著名 预言，该预言直至今日依然准确。

《集成电路工艺》课件

《集成电路工艺》课件
集成电路工艺设备
薄膜制备设备
化学气相沉积设备
用于在硅片上沉积各种薄膜，如氧化硅、氮化硅 等。
物理气相沉积设备
用于沉积金属、合金等材料，如蒸发镀膜机。
化学束沉积设备
通过离子束或分子束技术，在硅片上形成高纯度 、高质量的薄膜。
光刻设备
01
02
03
投影式光刻机
将掩膜板上的图形投影到 硅片上，实现图形的复制 。
降低成本
集成电路工艺能够实现大规模生产，降低了单个电子 元件的成本。
促进技术进步
集成电路工艺的发展推动了半导体制造技术的进步， 促进了微电子产业的发展。
02
CATALOGUE
集成电路制造流程
薄膜制备
物理气相沉积（PVD）和化学气相沉积（CVD ）是最常用的两种沉积技术。
薄膜的厚度、均匀性和晶体结构等特性对集成电路的 性能和可靠性具有重要影响。
分类
按照制造工艺技术，集成电路可分为 薄膜集成电路和厚膜集成电路；按照 电路功能，集成电路可分为模拟集成 电路和数字集成电路。
集成电路工艺的发展历程
小规模阶段
20世纪60年代，晶体管被集成 在硅片上，形成了小规模集成 电路。
大规模阶段
20世纪80年代，微处理器和内 存被集成在硅片上，形成了大 规模集成电路。
02
它通过化学腐蚀和机械研磨的协同作用，将硅片表面研磨得更
加平滑，减小表面粗糙度。
抛光液的成分、抛光压力和抛光时间等参数对抛光效果具有重
03
要影响。
03
CATALOGUE
集成电路工艺材料
硅片
硅片是集成电路制造中最主要的材料之一，其质量直 接影响集成电路的性能和可靠性。

集成电路制备工艺

集成电路制备工艺

微电子技术课程ppt
集成电路生产工艺：制膜
物理气相淀积（PVD）
PVD技术有两种基本工艺：蒸镀法和溅镀法。前 者是通过把被蒸镀物质(如铝)加热，利用被蒸镀 物质在高温下(接近物质的熔点)的饱和蒸气压， 来进行薄膜沉积；后者是利用等离子体中的离子， 对被溅镀物质电极进行轰击，使气相等离子体内 具有被溅镀物质的粒子，这些粒子沉积到硅表面 形成薄膜。在集成电路中应用的许多金属或合金 材料都可通过蒸镀或溅镀的方法制造。 淀积铝 也称为金属化工艺，它是在真空设备中进行的。 在硅片的表面形成一层铝膜。
微电子技术课程ppt
集成电路生产工艺
前部工序的主要工艺
1. 图形转换：将设计在掩膜版(类似于照相底片)上 的图形转移到半导体单晶片上
2. 掺杂：根据设计的需要，将各种杂质掺杂在需
要的位置上，形成晶体管、接触等 3. 制膜：制作各种材料的薄膜
微电子技术课程ppt
集成电路生产工艺
图形转换： 光刻：接触光刻、接近光刻、投影光刻、电子束 光刻 刻蚀：干法刻蚀、湿法刻蚀 掺杂： 离子注入 退火 扩散 制膜： 氧化：干氧氧化、湿氧氧化等 CVD：APCVD、LPCVD、PECVD PVD：蒸发、溅射
炉退火 快速退火：脉冲激光法、扫描电子束、连续波激光、 非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、 红外设备等)
微电子技术课程ppt
集成电路生产工艺：制膜
氧化工艺
氧化膜的生长方法，硅片放在1000C左右的氧气气氛中生长氧化层。
干氧氧化：结构致密但氧化速率极低
湿氧氧化：氧化速率高但结构略粗糙，制备厚二氧化硅薄膜
微电子技术课程ppt
集成电路生产工艺 杂质掺杂：扩散
替位式扩散 低扩散率 杂质离子占据硅原子的位置（Ar、P） 间隙式扩散 高扩散率 杂质离子位于晶格间隙（Au、Cu、Ni）

半导体集成电路设计流程PowerPoint演示文稿

半导体集成电路设计流程PowerPoint演示文稿
22
6 VLSI制造工艺
集成电路生产工艺就是将设计人员的设计转移到硅材 料中，制造出能完成特定功能的芯片。
集成电路生产工艺主要技术包括：图形转换技术；薄 膜制备技术；掺杂技术。
23
集成电路制造的主要流程
24
芯片加工主要过程
硅片
由氧化、淀积、离子注入或 蒸发形成新的薄膜或膜层
用掩膜版重 复20-30次
版图级设计：设计完成版图。版图用于制造集成电路 生产 所需要的光刻版。数字电路设计一般采用自动布局布线的 方式生成版图。
布局后验证：在版图生成后，将寄生的电容提取然后再仿 真以获得精确的电路特性。
11
版图系统规划
IO Hardmacro Row of power for standard cells
2、电路仿真工具：Cadence公司Spectre，Synopsys公司的Hspice 等
3、版图设计工具：Candence公司的Virtuoso 等，Synopsys公司的 Cosmos，华大的熊猫系列产品。
4、版图验证与参数提取工具：Cadence公司的Diva，Dracula， Assura，Synopsys公司的Herculers，Mentor公司的Calibre等。
目录
1 VLSI设计及发展特点 2 集成电路设计与制造的主要流程 3 集成电路设计分类 4 数字集成电路设计流程 5 模拟集成电路设计流程 6 VLSI制造工艺
1
1 VLSI设计及发展特点
集成电路设计是将设计人员头脑中的概念转换成半导 体工艺生产所需要的版图。
2
集成电路的发展特点
2000年代以来，集成电路工艺发展非常迅速，已从深 亚微米(0.18到0.35微米)进入到超深亚微米(90，65， 45，32纳米)。其主要特点： 特征尺寸越来越小,45nm以下 芯片尺寸越来越大，12英寸，已有36英寸 单片上的晶体管数越来越多，上亿 时钟速度越来越快， 电源电压越来越低， 布线层数越来越多， I/O引线越来越多，

集成电路制造工艺流程

集成电路制造工艺流程

P N+ N-P+
23
1.1.1 工艺流程（续5） 蒸镀金属 反刻金属
P P+ N+ N- P+
P-Sub
2021/1/7 韩良
P N+ N-P+
24
1.1.1 工艺流程（续6） 钝化 光刻钝化窗口后工序
P P+ N+ N- P+
P-Sub
2021/1/7 韩良
P N+ N-P+
25
1.1.2 光刻掩膜版汇总
N–-epi
钝化层
SiO2
P+
P-Sub 2021/1/7 韩良
N+埋层 27
EB C
N+ P
N+
N–-epi
P+
1.1.4 埋层的作用
1.减小串联电阻（集成电路中的各个电极均从 上表面引出，外延层电阻率较大且路径较长。 2.减小寄生pnp晶体管的影响（第二章介绍）
光P+刻胶
SiO2
EB C
N+ P
计公司。
2021/1/7
2
韩良
引言
2. 代客户加工（代工）方式
➢ 芯片设计单位和工艺制造单位的分离，即芯片设计单位可以不拥有生产线而存在和发 展，而芯片制造单位致力于工艺实现，即代客户加工（简称代工）方式。
➢ 代工方式已成为集成电路技术发展的一个重要特征。
2021/1/7
3
韩良
引言
3. PDK文件
2021/1/7
5
韩良
引言
5. 掩模与流片
➢ 代工单位根据设计单位提供的GDS-Ⅱ格式的版图 数据，首先制作掩模（Mask），将版图数据定义 的图形固化到铬板等材料的一套掩模上。

集成电路设计与制造的主要流程图

集成电路设计与制造的主要流程图
集成电路芯片设计过程框架
否 否
否
3
引言
半导体器件物理基础：包括PN结的物理机制、双极管、 MOS管的工作原理等
器件
小规模电路
大规模电路
超大规模电路
甚大规模电路
电路的制备工艺：光刻、刻蚀、氧化、离子注入、扩散、 化学气相淀积、金属蒸发或溅射、封装等工序
集成电路设计：另一重要环节，最能反映人的能动性
✓ 高度复杂电路系统的要求 ✓ 什么是分层分级设计？ 将一个复杂的集成电路系统的设计问题分解为复杂性较低的设 计级别，这个级别可以再分解到复杂性更低的设计级别；这样 的分解一直继续到使最终的设计级别的复杂性足够低，也就是 说，能相当容易地由这一级设计出的单元逐级组织起复杂的系 统。一般来说，级别越高，抽象程度越高；级别越低，细节越 具体
集成电路 设计与制造的主要流程
1
集成电路设计与制造的主要流程框架
系 统 需 求 设计
掩膜版
芯片制造 过程
芯片检测
封装 测试
单晶、外 延材料
2
集成电路的设计过程：
设计创意 +
仿真验证
功能要求 行为设计（VHDL）
行为仿真 是
综合、优化——网表
时序仿真 是
布局布线——版图
—设计业—
后仿真 是
Sing off
没有单元库支持：对各单元进行电路设计，通过电
路模拟与分析，预测电路的直流、交流、瞬态等特性， 之后再根据模拟结果反复修改器件参数，直到获得满 意的结果。由此可形成用户自己的单元库
21
单元库：一组单元电路的集合
经过优化设计、并通过设计规则检查和反复工艺验证， 能正确反映所需的逻辑和电路功能以及性能，适合于工 艺制备，可达到最大的成品率。

集成电路制造工艺流程图

工艺流程现状
在集成电路制造过程中，该公司面临生产效率低下、产品质 量不稳定等问题，需要进行工艺流程优化。
优化动机
为了提高生产效率、降低成本、提升产品质量，该公司决定 开展集成电路制造工艺流程优化实践。
工艺流程优化措施与实践
措施一
引入自动化设备与智能检测系统
具体实践
引入先进的自动化生产线和智能检测设备，实现生产过程的自动化和智能化。
集成电路制造的定义
集成电路制造是指将多个电子元件集 成在一块衬底上，通过微细加工技术 实现电路功能的过程。
集成电路制造涉及多个工艺步骤，包 括光刻、刻蚀、掺杂、薄膜淀积等， 以实现电路的设计要求。
集成电路制造的重要性
集成电路制造是现代电子工业的基础 ，广泛应用于通信、计算机、消费电 子等领域。
集成电路制造技术的发展对于提高电 子产品的性能、降低成本、促进产业 升级具有重要意义。
Hale Waihona Puke 详细描述新型封装技术如倒装焊、晶圆级封装等不断 涌现，能够实现更小体积、更高集成度的封 装形式。同时，测试技术也在向自动化、高 精度方向发展，以提高测试效率和准确性。 这些技术的发展为集成电路的性能提升和应 用拓展提供了有力支持。
04
集成电路制造的设备与材料
集成电路制造的设备
晶圆制备设备
用于制造集成电路的晶 圆制备设备，包括切割 机、研磨机、清洗机等
。
光刻设备
用于将电路图形转移到 晶圆表面的光刻设备， 包括曝光机和掩膜对准
器等。
刻蚀设备
用于在晶圆表面刻蚀出 电路图形的刻蚀设备， 包括等离子刻蚀机和湿
法刻蚀机等。
集成电路制造的材料
半导体材料
用于制造集成电路的半导体材料，如硅和锗等 。

集成电路设计.pptx

双极晶体管和MOS晶体管都可用作有源电阻
MOS管有源电阻器
IDS I
I
VGS V VTP
DI
O
S
+
G+
G
V -
V-
O
I
S
D
VTN V VGS
IDS
(a)
(b)
MOS有源电阻及其I-V曲线
第23页/共66页
晶体管有源寄生电阻
双极晶体管集电区电阻 集成电路中集电区电阻Rc要比分立管的大。Rc的增大 会影响高频特性和开关性能。
第2页/共66页
Tox
N+
P
sio2
金 属
NP金s+io属2
纵向结构
横向结构
MOS 电容电容量
Cox=
Aε0 εsio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为 了减小串联电阻及防止表面出现耗尽层。
集成电路中要制作一个30 pF的MOS电容器， 所用面积相当于25个晶体管的面积。
第3页/共66页
MOS电容 N+
SiO2 P+
AL
N+ N-epi
P-SUB
Al P+
第4页/共66页
❖ PN结电容 在PN结反偏时的势垒电容构成的电容器
❖ PN结电容与 MOS电容的数量级相当。
+
-
N+
P
N
外
P衬
第39页/共66页
第40页/共66页
CMOS反 相器工作 原理
输入端高电平时：

集成电路制造工艺流程

单击此处添加标题
*
磷穿透扩散：减小串联电阻 离子注入：精确控制参杂浓度和结深
B
P-Sub
N+埋层
SiO2
光刻胶
P+
P+
P+
P
P
N+
P-Sub
1.2.2 N阱硅栅CMOS工艺主要流程 2. 氧化、光刻N-阱(nwell)
*
1.2.2 N阱硅栅CMOS工艺主要流程 3. N-阱注入，N-阱推进,退火，清洁表面
P-Sub
N阱
*
1.2.2 N阱硅栅CMOS工艺主要流程 4.长薄氧、长氮化硅、光刻场区(active反版)
N阱
P-Sub
*
集成电路（Integrated Circuit） 制造工艺是集成电路实现的手段，也是集成电路设计的基础。
单击添加副标题
第一章 集成电路制造工艺流程
*
无生产线集成电路设计技术
引言
随着集成电路发展的过程，其发展的总趋势是革新工艺、提高集成度和速度。 设计工作由有生产线集成电路设计到无生产线集成电路设计的发展过程。 无生产线（Fabless）集成电路设计公司。如美国有200多家、台湾有100多家这样的设计公司。
*
P-Sub
1.2.2 N阱硅栅CMOS工艺主要流程 13. 钝化层淀积，平整化，光刻钝化窗孔(pad)
*
N阱
有源区
多晶
Pplus
Nplus
接触孔
金属1
通孔
金属2
PAD
1.2.3 N阱硅栅CMOS工艺 光刻掩膜版汇总简图
*
2. 减缓表面台阶
3. 减小表面漏电流
P-Sub
N-阱

SOI工艺技术PPT优秀课件

曝光
刻蚀
测试和封装
4
集成电路芯片的显微照片
5
V ss poly 栅
V dd 布 线 通 道 参考孔
N+
P+
有源区
集成电路的内部单元(俯视图)
6
N沟道MOS晶体管
7
CMOS集成电路(互补型MOS集成电路)： 目前应用最为广泛的一种集成电路，约占 集成电路总数的95%以上。
8
集成电路制造工艺
前工序 后工序 辅助工序
CMOS/SOI电路的制造工艺比典型体硅 工艺至少少用三块掩膜版，减少13～20 ％的工序
使相同电路的芯片面积可降低1.8倍， 浪费面积减少30％以上
美 国 SEMATECH 的 研 究 人 员 预 测 CMOS/SOI电路的性能价格比是相应体 硅电路的2.6倍
33
SOI技术的特点
特别适合于小尺寸器件：
和电路结构，充分发挥硅集成技术的潜力：
SOI是最佳选择之一
24
SOI技术的特点
25
SOI技术
SOI：Silicon-On-Insulator 绝缘衬底上的硅
Si SiO2 Si
26
27
SOI技术的特点
速度高：
迁移率高：器件纵向电场小，且反型层 较厚，表面散射作用降低
跨导大 寄生电容小：寄生电容主要来自隐埋二
掺杂：
离子注入
退火
扩散
制膜：
氧化：干氧氧化、湿氧氧化等
CVD：APCVD、LPCVD、PECVD
PVD：蒸发、溅射
11
划片 封装 测试 老化 筛选
后工序
12
辅助工序
超净厂房技术 超纯水、高纯气体制备技术 光刻掩膜版制备技术 材料准备技术
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门海设计技术：一对不共栅的P管和N管组成的基 本单元铺满整个芯片，布线通道不确定（可将基 本单元链改成无用器件区走线），宏单元连线在 无用器件区上进行
门利用率高，集成密度大，布线灵活，保证布线 布通率 仍有布线通道，增加通道是单元高度的整数倍， 布线通道下的晶体管不可用
激光扫描阵列：特殊的门阵列设计方法 对于一个特殊结构的门阵列母片，片上晶体管和 逻辑门之间都有电学连接，用专门的激光扫描光 刻设备切断不需要连接处的连线，实现ASIC功能。
不必考虑设计规则的要求；设计灵活性大 符号间距不固定，进行版图压缩，减小芯片面积
VDD
Vss
专用集成电路（ASIC：Application-Specific Integrated Circuit）（相对通用电路而言）
针对某一应用或某一客户的特殊要求设计的集成电路 批量小、单片功能强：降低设计开发费用
版图设计过程 大多数基于单元库实现 （1）软件自动转换到版图，可人工调整（规则芯片） （2）布图规划（floor planning)工具 布局布线工具（place&route） 布图规划：在一定约束条件下对设计进行物理划分，并初步确定
（3）全人工版图设计：人工布图规划，提取单元， 人工布局布线（由底向上： 小功能块到大功能块）
软件支持：成熟的CAD工具用于版图编辑、人机交 互式布局布线、自动布局布线以及版图检查和验证
设计规则
IC设计与工艺制备之间的接口
制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽 度的偏差和不同层版套准偏差可能带来的问题，尽可能地提 高电路制备的成品率 什么是设计规则？考虑器件在正常工作的条件下，根据实 际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品 率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸 的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等 规则，分别给出它们的最小值，以防止掩膜图形的断裂、连 接和一些不良物理效应的出现。
母片半定制技术
门阵列结构
单元区结构： 举例：六管CMOS单元 由该结构实现三输入或非门 输入/输出单元：芯片四周 举例：图5.16，输入、输出、电源
输入保护(防止栅击穿)：嵌位二极管、保护电阻 输出驱动：宽长比大的器件（梳状或马蹄状）
Fou n dry
设计中心 寄存器传输 级行为描述 行为仿真
芯片、电路 板、子系统 部件间的物 理连接 芯片、宏单 元 单元布图
微分方程 晶体管、电 管子布图 阻、电容
设计信息描述
分类 内容 语言描述 (如VHDL语 功能描述与逻辑描述 言、 Verilog语言等 )
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图
图
版图设计
符号式版图 , 版图
统
性能和功能描述
逻辑和电路编译器 逻辑和电路描述 版图编译器
一
数 据 库
硅编译器 silicon compiler
(算法级、RTL级向下） 门阵列、标准单元阵列等
几何版图描述
制版及流片
典型的实际设计流程
需要较多的人工干预 某些设计阶段无自动设计软件，通过模拟分析软 件来完成设计 各级设计需要验证
宏单元（功能块）
单元库可由厂家提供，可由用户自行建立
B. 模拟电路：尚无良好的综合软件 RTL级仿真通过后，根据设计经验进行电路设计 原理图输入 电路模拟与验证 模拟单元库 逻辑和电路设计的输出：网表（元件及其连接关系）或逻
辑图、电路图 软件支持：逻辑综合、逻辑模拟、电路模拟、时序分析等软 件 (EDA软件系统中已集成)
算法级：包含算法级综合：将算法级描述转换到 RTL级描述 综 合： 通过附加一定的约束条件从高一级设 计层次直接转换到低一级设计层次的过程 逻辑级：较小规模电路
实际设计流程
系统功能设计
输出：语言或功能图 软件支持：多目标多约束条件优化问题 无自动设计软件 仿真软件：VHDL仿真器、Verilog仿真器
布Hale Waihona Puke 设计方法（布图风格划分） 全定制设计方法、半定制设计方法、可编程逻辑 器件以及基于这些方法的兼容设计方法 设计方法选取的主要依据：设计周期、设计成本、
芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等 最主要的：设计成本在芯片成本中所占比例 芯片成本CT：
CD CP CT V yn
集成电路
设计与制造的主要流程
天马行空官方博客：/tmxk_docin ；QQ:1318241189；QQ群：175569632
集成电路设计与制造的主要流程框架
系 统 需 求 设计 掩膜版
芯片制造 过程
单晶、外 延材料
芯片检测
封装
测试
天马行空官方博客：/tmxk_docin ；QQ:1318241189；QQ群：175569632
设计的基本过程 （举例）
功能设计 逻辑和电路设计 版图设计
集成电路设计的最终输出是掩膜版图，通过制版 和工艺流片可以得到所需的集成电路。 设计与制备之间的接口：版图
主要内容
IC设计特点及设计信息描述 典型设计流程 典型的布图设计方法及可测性设计技术
设计特点和设计信息描述
典型的实际设计流程
1、系统功能设计
目标：实现系统功能，满足基本性能要求 过程：功能块划分，RTL级描述，行为仿真
功能块划分
RTL级描述（RTL级VHDL、Verilog) RTL级行为仿真：总体功能和时序是否正确
功能块划分原则： 既要使功能块之间的连线尽可能地少，接口清 晰，又要求功能块规模合理，便于各个功能块 各自独立设计。同时在功能块最大规模的选择 时要考虑设计软件可处理的设计级别
芯片面积和形状、单元区位置、功能块的面积形状和相对位置、 I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分 布
版图验证与检查
DRC：几何设计规则检查 ERC：电学规则检查 LVS：网表一致性检查 POSTSIM：后仿真（提取实际版图参数、电阻、电 容，生成带寄生量的器件级网表，进行开关级逻辑模 拟或电路模拟，以验证设计出的电路功能的正确性和 时序性能等)，产生测试向量
路模拟与分析，预测电路的直流、交流、瞬态等特性， 之后再根据模拟结果反复修改器件参数，直到获得满 意的结果。由此可形成用户自己的单元库
单元库：一组单元电路的集合
经过优化设计、并通过设计规则检查和反复工艺验证，
能正确反映所需的逻辑和电路功能以及性能，适合于工 艺制备，可达到最大的成品率。
元件 门 元胞 基于单元库的描述：层次描述
只需一步刻铝工艺，加工周期短； 采用激光扫描曝光，省去了常规门阵列方法中的 制版工艺。但制备时间较长。 一般用于小批量(200～2000块)ASIC的制造
实际设计流程
2、逻辑和电路设计
概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组 成的逻辑或电路结构 过程： A.数字电路：RTL级描述
逻辑综合(Synopsys,Ambit)
逻辑网表
逻辑模拟与验证，时序分析和优化 难以综合的：人工设计后进行原理图输入，再进行 逻辑模拟
电路实现（包括满足电路性能要求的电路结构 和元件参数)：调用单元库完成； 没有单元库支持：对各单元进行电路设计，通过电
小批量的产品：减小设计费用； 大批量的产品：提高工艺水平，减小芯片尺寸， 增大圆片面积
全定制设计
版图设计时采用人工设计，对每个器件进行优化， 芯片性能获得最佳，芯片尺寸最小 设计周期长，设计成本高，适用于性能要求极高 或批量很大的产品，模拟电路 符号式版图设计：用一组事先定义好的符号来表 示版图中不同层版之间的信息，通过自动转换程 序转换 举例：棍图：棍形符号、不同颜色
高度复杂电路系统的要求
从层次和域表示分层分级设计思想
域：行为域：集成电路的功能
结构域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物理 特性的具体实现
层次：系统级、算法级、寄存器传输级(也称
RTL级)、 逻辑级与电路级
系统级
算法级
RTL 级
逻辑级 电路级
行为、性 CPU、存储 能描述 器、控制器 等 I/O 算法 硬件模块、 数据结构 ALU、寄存 状态表 器、 MUX 微存储器 布尔方程 门、触发器
主要的ASIC设计方法：
门阵列设计方法：半定制 标准单元设计方法：定制 积木块设计方法：定制 可编程逻辑器件设计方法
掩膜版方法
门阵列设计方法（GA方法）
概念：形状和尺寸完全相同的单元排列成阵
列，每个单元内部含有若干器件，单元之间留 有布线通道，通道宽度和位置固定，并预先完 成接触孔和连线以外的芯片加工步骤，形成母 片 根据不同的应用，设计出不同的接触孔版和金 属连线版，单元内部连线及单元间连线实现所 需电路功能
单元库 向Foundry提供 网表 布局布线 生成延迟 版图检查/网表和参数 文件 提取/网表一致性检查 制版/流片 /测试/封装 掩膜版图
综合 逻辑网表 逻辑模拟 逻辑图
后仿真 产生测试向量
门阵列设计过程
门阵列方法的设计特点：设计周期短，设计成本 低，适合设计适当规模、中等性能、要求设计时 间短、数量相对较少的电路 不足：设计灵活性较低；门利用率低；芯片面积 浪费
举例：x=a’b+ab’；CMOS与非门；CMOS反相器版图
什么是版图？一组相互套合的图形，各层版图相 应于不同的工艺步骤，每一层版图用不同的图案 来表示。
版图与所采用的制备工艺紧密相关
设计流程
理想的设计流程(自顶向下：TOP-DOWN）
系统性能指标 系统性能编译器
系统功能设计，逻辑和电路设计，版图设计
集成电路的设计过程： 设计创意 + 仿真验证
功能要求 行为设计（VHDL） 行为仿真 是 综合、优化——网表 否