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simulink/modelsim联合仿真XX学生的师傅2016年5月13日Simulink/Modelsim 联合仿真操作步骤本人使用的matlab版本为:matlab R2014a ; modelsim版本为：Modelsim SE-64 10.1c。
以下内容是参考自matlab帮助文档，结合自己第一次联合仿真的经验得出，如有不到之处，不能帮助解决问题还请原谅。
第一次使用markdown，如阅读体验不好，你咬我啊以下正文1.新建目录2.在matlab中配置cosimulation block1.在matlab中运行cosimWizard。
2.按要求配置。
3.在simulink或matlab中搭建仿真模型4.从matlab或simulink中启动modelsim两种方法：•在matlab中运行vism或vism('socketsimulink'),4449 ,其中4449为端口号，根据实际情况确定。
之后需在modelsim中加载verilog文件，并输入vsimulink work.uq_pmsm ,其中uq_pmsm为实体名，根据实际情况替换。
•双击simulink中的Launch HDL Simulator块启动modelsim。
以下两种情况： - 方法一启动实体仿真、方法二modelsim加载实体完成后,若一直显示loading。
- 直接在simulink中运行仿真时出现错误,提示change port。
可进入任务管理器结束lmutil.exe进程。
黑科技,不确保有效。
5.在simulink中启动仿真，此时modelsim会同步进行仿真。
debussy和modelsim协同仿真(VHDL)1、编辑modelsim根目录下的modelsim.ini文件，将; Veriuser = veriuser.sl 更换为Veriuser = novas_fli.dll。
2、将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas_fli.dll 拷贝至C:\Modeltech_6.1d\win32中3、将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas.vhd拷贝至工程所在目录4、打开modelsim,在工程所在目录新建一个novas的LIB，然后编译novas.vhd文件。
5、在testbentch中增加library novas;use novas.pkg.all;6、在testbentch中添加debussy_debug:processbeginfsdbDumpfile("**.fsdb");fsdbDumpvars(0,"顶层文件名(有testbench的话即为testbench名)");wait;end process debussy_debug;7、编译整个工程，然后仿真8、打开debussy, import design加载文件，设置好顶层文件，打开nWARE，加入信号即可为了更加方便的使用DEBUSSY，我们可以编写DO文件来达到这一目的：1、先新建dc16_tca目录。
比如在E：/WORK/TEMP里新建该目录，把源程序都放在dc16_tca/soure里头。
2、编写tca.do文件：下面是以TCA为例说明一下这个步骤：tca.do:#start#建立并编译novas库vlib novasvmap novas novasvcom -work novas D:/WORK/temp/dc16_TCA/source/novas.vhd#建立并编译work库vlib workvcom -work work d:/work/temp/dc16_tca/source/dc16_constant_def.vhdvcom -work work d:/work/temp/dc16_tca/source/dc16_tca.vhdvcom -work work d:/work/temp/dc16_tca/source/dc16_tca_tb.vhdvsim dc16_tca_tb#仿真运行时间run 10000usquit#end3、然后在dos界面先进入到dc16_tca目录里，比如E：/WORK/TEMP/dc16_tca然后再输入>c:\modeltech_6.1b\win32/vsim -c -do tca.do这里假设modelsim装在C盘个人感觉modelsim的仿真速度用DO文件的方式比用modelsim的GUI方式要快很多。
浅析vivado和ModelSim联合仿真信号处理摘要：本文基于对识别音抗干扰模块的功能仿真，来浅析基于信号处理类的FPGA设计的仿真过程。
通过MATLAB仿真产生激励数据文件，由vivado开发软件读取测试数据作为输入数据源，联合Modelsim产生相应的输出波形和文件进行分析，以此来判断FPGA程序是否满足设计需求。
关键词：功能仿真；信号处理类；Vivado；Modelsim；1 引言数字信号处理系统在很多领域中，都发挥着十分重要的作用，随着社会的不断发展，对于数字信号处理系统的功能设计要求也日益提升。
FPGA技术的发展，在数字信号处理系统设计中，能够发挥出良好的作用与效果，而功能仿真是FPGA 项目开发中重要一环，它是确保HDL设计代码在功能上准确无误的重要方法，对于FPGA设计效率和质量的提升，有着极大的积极作用。
本文以对识别音抗干扰模块的功能仿真做为应用背景，结合实际经验，探究了信号处理类的FPGA设计的仿真过程。
2 识别音抗干扰模块的功能仿真2.1 识别音抗干扰模块功能简介仪表着陆功能不仅具备引导着陆功能，还可以通过识别音信号告知飞行员飞临的机场编码。
识别音信号是用1020Hz±50Hz单音幅度调制到航向射频载波上产生，调制度在5%至15%限度之间。
识别音发送采用国际莫尔斯电码形式，因此1020Hz±50Hz单音为键控调制。
飞机在进场着陆时（射频信号强度在-101dBm左右），作用距离较远处，本身射频载波信号幅度很小，空间存在干扰信号，加之识别音信号调制度浅，键控调制的识别音信号很难区分。
很有可能会出现识别音信号解析错误的情况。
针对上述问题，提出改进方法以提高识别音功能抗干扰能力。
此处的识别音抗干扰模块代码为mores_process.vhd。
2.2 在Vivado中和ModelSim进行联合仿真Modelsim是优秀的HDL仿真软件之一，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。
Modelsim的仿真理解（包含仿真举例）硕1099班郝立娟3111190033常用的Verilog仿真器有Modelsim、Verilog-XL、NC-Verilog和VCS。
我们所用的ModelSim仿真软件是由MentorGraphic公司的子公司Model技术公司开发的工业界上最为通用的仿真器之一，它能提供友好的仿真环境，可以很好的用于Verilog仿真，VHDL仿真或者两者的混合仿真。
ModelSim仿真软件产品的类型很多，我们学的是ModelSim/SE，它是ModleSim主要的版本，功能最为强大，ModelSim有三种实现方法，我们所用的是用户界面的方式，能接受菜单输入和命令行输入。
Modelsim采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
它的主要特点有：⑴、RTL和门级优化，编译仿真速度快，跨平台跨版本仿真；⑵、单内核VHDL和Verilog混合仿真；⑶、源代码模版和助手，项目管理；⑷、对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL等。
Modelsim的仿真步骤：建库——建立新工程——编译源代码——启动仿真器——加入波形——执行仿真。
1、建立ModelSim 库（物理库）从主菜单里面：File->New->Library点Library得到Create a New Library 对话框。
选则a new library and a logical mapping to it,在 Library Name 中输入 work，相应的在 LibraryPhysical Name 中也会出现物理名 work。
然后点击 OK 确定。
此时在工作空间 workspace 的 Library 栏内会出现一个名为work 的库。
(筆記) 如何使用Debussy與ModelSim做Co-Simulation? (SOC) (Verilog) (VHDL) (Debussy) (ModelSim)Abstract本文介紹如何使用Debussy與ModelSim做Co-Simulation，並使用Verilog、VHDL以及Verilog搭配VHDL交叉一起simulation。
Introduction使用環境：Debussy 5.4 v9 + ModelSim SE 6.3e我之前一直使用Debussy + NC-Verilog做simulation，Debussy (Verdi)可以說是HDL的Source Insight，是trace與debug的神兵利器，NC-Verilog也是Verilog simulator中速度最快的，可是最近因工作需要，拿到的一包code卻是用Verilog寫RTL，用VHDL寫testbench，所以必須2種語言一起做simulation，我在NC-Verilog一直無法成功讓兩種語言一起simulation。
ModelSim雖然支援Verilog + VHDL co-simulation，但用慣Debussy 的我還是無法忘懷其方便的trace code方式，所以若能讓ModelSim也能dump出Debussy 所需要的fsdb檔案，這樣就太完美了。
接下來會分4個方式討論1.RTL與testbench皆使用Verilog2.RTL與testbench皆使用VHDL3.RTL使用VHDL，testbench使用Verilog4.RTL使用Verilog，testbench使用VHDL1.RTL與testbench皆使用VerilogStep 1：設定ModeSim使用Verilog PLI (因為testbench使用Verilog)將C:\Novas\Debussy\share\PLI\modelsim_pli\WINNT\novas.dll複製到C:\Modeltech_6.3e\win32\下修改C:\Modeltech_6.3e\modelsim.ini，將Veriuser部分修改成如下所示：; List of dynamically loaded objects for Verilog PLI applic ations; Veriuser = veriuser.sl; use by verilogVeriuser = novas.dll; use by vhdl; Veriuser = novas_fli.dllmodelsim.ini是個read only檔，要修改前記得修改其屬性才能存檔。
Modelsim仿真方法总结第一篇：Modelsim 仿真方法总结Modelsim 仿真方法总结Modeling 仿真工具是Model公司开发的。
它支持Verilog、VHDL以及他们的混合仿真。
Modelsim各版本的使用方法大体一致，Modelsim仿真主要分为前仿真和后仿真。
下面来具体介绍modelsim 的仿真方法，涉及quartus-modelsim联合（使用）仿真的差异会特别提示。
前仿真与后仿真说明 1.1 前仿真前仿真也称为功能仿真、行为仿真。
旨在验证电路的功能是否符合设计要求，其特点是不考虑延迟（包括门延迟与线延迟），主要验证电路与理想情况是否一致。
前仿真需要用到RTL级代码(由源代码经过综合后产生）与T estbench。
1.2）后仿真后仿真也称为时序仿真或者布局布线仿真。
是指在电路已经映射到特定的工艺环境以后，综合考虑门延迟与线延迟的影响，验证电路在一定的时序条件下是否存在时序违规以及能否满足设计构想的过程。
需要用到的文件是——从布局布线结果中抽象出来的门级网表、testbench和后缀名为sdo或者sdf的标准时延文件。
注：扩展名为sdo和sdf的标准时延文件包含门延迟与实际布线延迟，能较好的反应芯片的实际工作情况。
二）modelsim仿真主要有以下几个步骤：（1）建立库并映射库到物理目录；（2）编译源代码（包括Testbench)；（3）执行仿真；解释：①库：modelsim中有两类仿真库。
一种是工作库，默认名为work;另一种是资源库。
Work库中存放当前工程下所有已经编译过的文件，所以编译前一定要建立一个work库。
资源库存放work库中已经编译文件所要调用的资源，这样的资源可能有很多，它们被存放在不同的资源库内。
（例如要想对综合在cyclone芯片中的设计做后仿真，就需要有一个名为cyclone_ver的资源库。
）映射库用于将已经预编译好的文件所在目录映射为一个modelsim可识别的库。
modelsim仿真详解-回复什么是ModelSim仿真？ModelSim是一种著名的仿真工具，用于数字和模拟电路的功能仿真和时序仿真。
它是由美国Mentor Graphics公司开发的，提供了一整套的仿真、调试和验证功能，广泛应用于电子设计自动化领域。
ModelSim仿真工具可以模拟数字电路的行为和时序，在仿真过程中可以观察和分析电路的运行状态，以验证设计的正确性。
它支持Verilog和VHDL两种高级硬件描述语言，并且提供了强大的波形编辑和调试功能，便于用户分析和调试设计中的问题。
ModelSim仿真的基本原理和流程是什么？ModelSim仿真的基本原理是利用编译过程将Verilog或VHDL代码转化为可执行的仿真模型，然后通过激励文件对模型进行驱动和刺激，最后观察波形输出并进行分析。
下面是ModelSim仿真的基本流程：1. 编写设计代码：使用Verilog或VHDL语言编写设计代码，包括设计模块、信号连接、时钟和复位逻辑等。
2. 创建测试平台：编写测试平台代码，包括生成激励信号和检查输出结果的内容。
3. 编译设计代码：使用ModelSim提供的编译器将设计代码编译成仿真模型，产生可执行的仿真对象文件。
4. 创建仿真模型：使用ModelSim提供的工具和命令，创建仿真模型并加载仿真对象文件。
5. 配置仿真环境：设置仿真时钟、仿真时间、仿真启动方式等仿真环境参数，准备仿真的相关设置。
6. 运行仿真：启动仿真过程，模拟电路的行为和时序，并根据测试平台的激励信号来驱动设计，产生波形输出。
7. 观察波形：利用ModelSim提供的波形窗口，观察和分析仿真波形结果，验证设计的正确性。
8. 调试和分析：根据波形结果来调试和分析电路中的问题，定位和解决设计中的错误，优化电路的性能。
ModelSim仿真工具的优势是什么？ModelSim仿真工具在电子设计自动化领域具有很高的知名度和广泛的应用，其主要优势如下：1. 支持多种设计语言：ModelSim支持Verilog和VHDL两种常用的硬件描述语言，用户可以根据自己的需求选择合适的语言进行设计和仿真。
