第3章存储器及存储系统

...
y0
63,1
Y地址译码
...
y1
63,63
...
y 63
双地址译码 存储结构
I/O控制
...
③ 驱动器 一条X方向的选择线要控制在其上的各个存储单元的 字选线，负载较大，要在译码器输出后加驱动器。 ④ I/O控制 它处于数据总线和被选用的单元之间，用以控制被 选中的单元读出或写入，并具有放大信息的作用。 ⑤ 片选控制 将一定数量的芯片按一定方式连接成一个完整的存 储器；芯片外的地址译码器产生片选控制信号，选中 要访问的存储字所在的芯片。 ⑥ 读/写控制 根据CPU给出的信号是读命令还是写命令，控制被选 中存储单元的读写。
第三章
存储器及存储系统
3.1 存储器概述
3.2 主存储器 3.3 半导体存储器芯片 3.4 主存储器组织 3.5 存储保护和校验技术
3．1 存储器概述
1．存储器分类 1）按存储介质分类 （1）半导体存储器 特点：集成高、容量大、体积小、存取速度快、功耗低、 价格便宜、维护简单。 又分两类：双极性存储器（ TTL 型和 ECL 型）和金属氧 化物半导体存储器（ MOS ）（分为静态 MOS 存储器和动 态MOS存储器） （2） 磁表面存储器 特点：存储体积大且不易丢失含磁盘存储器、磁带存储 器等 （3） 激光存储器 特点：集上述两种优点 只读型光盘（CD-ROM）、只写一次型光盘（WORM） 和磁光盘（MOD）
D I/O
D
&
R/W
&
CS
片选和读写控制电路
3．静态MOS存储器芯片实例 下图是Intel 2114静态MOS芯片逻辑结构图，该芯片是 一个1K×4位的静态RAM，片上共有4096个六管存储元 电路，排成64×64的矩阵，有地址总线10根（A0~A9） ，其中六根（A3~A8）用于行译码，产生64根行选择线
A5
输出驱动器
输出
A6 A7
A11
X1
X
X0
译
码
存储体
I/O电路 D D Y译码 Y1 Y0
4×4 阵列构成的16×1位存储器
地址译码器
X1
X
X0
译
码 I/O电路
D3 D2 D1 D0
4×4 位存储器
① 存储体（存储矩阵）
存储体是存储单元的集合。在容量较大的存储器中 往往把各个字的同一位组织在一个集成片中；
磁盘
磁带 光盘
2．存储器的分级管理
通常采用三级存储器结构（高速缓冲存储器、主 存储器和辅助存储器）， CPU 能直接访问存储器 （高速缓冲存储器、主存储器）称为内存储器 （内存），不能直接访问称为外存储器（外存）
（1）高速缓冲存储器（Cache、快存） 是一个高速的小容量的存储器，临时存放指令 和数据，主要用双极型半导体存储器组成。 （2）主存储器（主存）
（3）只读存储器（ROM） 只能读，不能写的，其内容已经预先一次写入， 是存放固定不变的信息。 主要用途：微程序控制器、BIOS等
又分为掩模ROM（MROM）、 可编程ROM（PROM）、 可擦除可编程ROM（EPROM和E2PROM））
3)按信息的可保存性分类
非永久记忆的存储器：断电后信息即消失的存储器。 （主存中的RAM） 永久记忆性存储器：断电后仍能保存信息的存储器。 （辅存，ROM）
存储空间的 字数，字 大小 节数 主存的速度 主存的速度 ｎｓ ｎｓ
存储器 带宽
单位时间里存储器所存 取的信息量。
数据传输速 位/秒， 率技术指标 字节/秒
二、主存储器的基本结构
接收来自CPU的n位地址信号，经过译码、 它由存储体加上一些外围电路构成。 驱动后形成2n个地址选择信号，每次 选 外围电路包括地址译码驱动器、数据寄存器和 中一个地址。 存储器控制电路等。
0
1 行 译 码 7 0 1 列译码 7
A2 A1 A0
64个单元
双译码
A3A4A5
采用双译码结构的8×8的存储矩阵构成的64×1位的 存储器
X0
X1
0,0 1,0
0,1 1,1
0,63 1,63
...
X 63
X 地 址 译 码
...
63,0
采用双译码结构的4096×1的存储单元矩阵；对4096 个单元选址，需要12根地址线：A0—A11。
3
4 B T 6
T
D T
1
T
2 D T
7
接 Y 地址译码线
8
(I/O)
(I/O)
2）读操作 MOS存储器（SRAM） 一、静态 读操作时，若某个存储元被选中，则T5、T6、T7、T8四管均导通， 1 ．静态 MOS存储单元 D 于是A点、B点与位线 D、 相连，存储元的信息被送到 I/O线和 I / O 线上，I/O及 I / O 线连接着一个差动读出放大器，从其电流方向， 下图是一位的六管静态 MOS存储单元电路图： 可以判断所存信息是“1”和“0”；也可以只有一个输出端连接到外 部，从其有无电流通过，判断出所存信息是“1”还是“0”。 X 地址 译码线 T T 5 A V CC T
M A R
地址总线K位
主存容量 2K字
M D R
数据总线n位 字长n位 Read Write
CPU
MAC
控制总线 MEM
读操作过程：
CPU发出指定存储器地址（通过MAR到总线），并
发出 Read有效，之后等待主存储器的应答信号（ MAC
控制线，若为 1，表示主存储器已将数据送入数据总 线），送入MDR，完成一次读操作。
写操作过程：
CPU发出指定存储器地址（通过MAR到总线）， 并将数据（通过MDR到总线），同时发出Write有效， 之后等待主存储器的应答信号（ MAC 控制线）；主 存储器从数据总线接收到信息并按地址总线指定的 地址存储。然后经过 MAC 控制线发回存储器操作完 成的信号。完成一次写操作。
3.3 半导体存储器芯片
3、存取周期
存取周期（用TM表示）：存储器作连续访问
操作过程中完成一次完整存取操作所需的全部时
间。也是指连续启动两次独立的存储器操作所需 间隔的最小时间。TM>TA
主存储器的主要几项技术指标
指标 存储容 量 存取时 间 存储周 期 含义 在一个存储器中可以容 纳的存储单元总数 启动到完成一次存储器 操作所经历的时间 连续启动两次操作所需 间隔的最小时间 表现 单位
3.3.1 静态MOS存储器(SRAM) 3.3.2 动态MOS存储器(DRAM) 3.3.3 半导体只读存储器
半导体存储器 双极型 工艺 MOS型
速度很快、功耗大、容量小
静态MOS 功耗小、容量大 动态MOS （静态MOS除外）
存储信 息原理
静态存储器SRAM（双极型、静态MOS型）： 依靠双稳态电路内部交叉反馈的机制存 储信息。 功耗较大,速度快,作Cache。 动态存储器DRAM （动态MOS型）： 依靠电容存储电荷的原理存储信息。 功耗较小,容量大,速度较快,作主存。
在一个存储器中可以容纳的主存储器的单元总 数称为该存储器的存储容量，通常用字节（B，1B=8b） 表示。 1K=1024， 1M=1024K， 1G=1024M和 1T=1024G， 单位为MB、GB、TB
2、存取时间 写操作：信息存入存储器的操作。 读操作：从存储器取出信息的操作。 访 问：读/写操作。 存储器的访问时间（存取时间，用 TA 表示，多数在 ns 级）：从存储器接收到读（或写）命令到从存储 器读出（写入）信息所需的时间。
地址译码器只有一个，其输出叫字选线，选择某个 字的所有位。
地址输入线n=4，经地址译码器译码后，产生16个字 选线，分别对应16个地址。
0 A5 A4 A3 A2 A1 A0 1 译 码 器
存储单元
64个单元
63
单译码
2)双译码方式，适用于容量较大的存储器。 地址译码器分为X和Y两个译码器。每一个译码器有 n/2个输入端，可以译出2 n/2个状态，两译码器交叉 译码的结果，可产生 2 n/2 × 2 n/2 个输出状态。
1）写操作 一、静态 MOS存储器（SRAM） 如果写入“1”，则在I/O线上输入高电位，而在 I / O线上输入低电 1．静态T5 MOS 存储单元 位，并开通 、T6 、T7、T8四个MOS管，把高、低电位分别加入A点和B 点上，从而使T1管截止，T2管导通。当输入信号及地址选择信号消失 下图是一位的六管静态 MOS存储单元电路图：
3
4 B T 6
T
D T
1
T
2 D T
7
接 Y 地址译码线
8
(I/O)
(I/O)
2. 静态MOS存储器的组成
A0 A1 . . . 地 址 译 码 器 6 16 …. X 译 码 器 驱 动 器 1 … 64 1
2
1
. . .
. . .
64×64=4096 存储矩阵 … 64
I/O电路 Y译码电路 … 控制电路 地址反相器 6 … 读 /写 片选 输入
，四根用于列译码，产生64/4条选择线，即16条列选
择线，每条线同时接矩阵的4位。
A3 A4 A5 A6 A7 A8 I/O1 I/O2 I/O3 I/O4
行 选 择
… …
64×64 存储矩阵
X 地址 译码线 T T 5 A V CC T
3Hale Waihona Puke 4 B T 6TD T
1
T
2 D T
7
接 Y 地址译码线
8
(I/O)
(I/O)
后，T5、T6、T7、T8管都截止，T1和T2管就保持被强迫写入的状态不 变，从而将“1”写入存储元，各种干扰信号不会影响T1和T2管；写 “0”同上原理一样。 X 地址 V CC 译码线 T T 5 A T