第六章时序逻辑电路
一、选择题
1．同步计数器和异步计数器比较，同步计数器的显著优点是 。
A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。
2．把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。
A.4 B.5 C.9 D.20
3．下列逻辑电路中为时序逻辑电路的是 。
A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器
4. N个触发器可以构成最大计数长度（进制数）为 的计数器。
A.N B.2N C.N2 D.2N
5. N个触发器可以构成能寄存 位二进制数码的寄存器。
A.N-1 B.N C.N+1 D.2N
6．五个D触发器构成环形计数器，其计数长度为 。
A.5 B.10 C.25 D.32
7．同步时序电路和异步时序电路比较，其差异在于后者 。
A.没有触发器 B.没有统一的时钟脉冲控制
C.没有稳定状态 D.输出只与内部状态有关
8．一位8421BCD码计数器至少需要 个触发器。
A.3 B.4 C.5 D.10
9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用 级触发器。
A.2 B.3 C.4 D.8
10．8位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。
A.1 B.2 C.4 D.8
11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发器。
第六章（选择、判断、填空共19题）
一、选择题
1．脉冲整形电路有 。
A.多谐振荡器 B.单稳态触发器 C.施密特触发器 D.555定时器
2．多谐振荡器可产生 。
A.正弦波 B.矩形脉冲 C.三角波 D.锯齿波
3． 石英晶体多谐振荡器的突出优点是
。
A.速度高 B.电路简单 C.振荡频率稳定 D.输出波形边沿陡峭
4．TTL单定时器型号的最后几位数字为
。
A.555 B.556 C.7555 D.7556
5．555定时器可以组成
。
A.多谐振荡器 B.单稳态触发器 C.施密特触发器 D.JK触发器
6．用555定时器组成施密特触发器，当输入控制端CO外接10V电压时，回差电压为
。
A.3.33V B.5V C.6.66V D.10V
7．以下各电路中，
可以产生脉冲定时。
A.多谐振荡器 B.单稳态触发器 C.施密特触发器 D.石英晶体多谐振荡器
二、判断题（正确打√，错误的打×）
１．施密特触发器可用于将三角波变换成正弦波。（ ）
２．施密特触发器有两个稳态。（ ）
３．多谐振荡器的输出信号的周期与阻容元件的参数成正比。（ ）
４．石英晶体多谐振荡器的振荡频率与电路中的R、C成正比。（ ）
５．单稳态触发器的暂稳态时间与输入触发脉冲宽度成正比。（ ）
６．单稳态触发器的暂稳态维持时间用tW表示，与电路中RC成正比。（ ）
７．采用不可重触发单稳态触发器时，若在触发器进入暂稳态期间再次受到触发，输出脉宽可在此前暂稳态时间的基础上再展宽tW。（ ）
８．施密特触发器的正向阈值电压一定大于负向阈值电压。（ ）
三、填空题
1．555定时器的最后数码为555的是
产品，为7555的是
P6.1
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity chp6_1 is
port(clk:in std_logic;
d_out:out std_logic_vector(5 downto 0));
end;
architecture bhv of chp6_1 is
signal count: std_logic_vector(5 downto 0);
signal temp: std_logic_vector(5 downto 0);
begin
process(clk)
begin
if clk'event and clk='1' then
count<= count+1;
if count="100000" then count<="000000";
end if;
end if;
end process;
process(clk)
begin
if clk'event and clk='0' then
temp<=temp+1;
if temp="0111111" then temp<="000000";
end if;
end if;
end process;
d_out<=count+temp;
end;
P6.3
solution1
library ieee;
use ieee.std_logic_1164.all;
entity chp6_3 is
port(x:in std_Logic_vector(7 downto 1);
y:out std_logic_vector(2 downto 0));
end;
architecture bhv of chp6_3 is
时序逻辑电路
一、选择题
1．同步计数器和异步计数器比较，同步计数器的显著优点是
。
A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。
3．下列逻辑电路中为时序逻辑电路的是 。
A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器
4. N个触发器可以构成最大计数长度（进制数）为
的计数器。
A.N B.2N C.N2 D.2N
5. N个触发器可以构成能寄存
位二进制数码的寄存器。
A.N-1 B.N C.N+1 D.2N
6．
7．同步时序电路和异步时序电路比较，其差异在于后者
。
A.没有触发器 B.没有统一的时钟脉冲控制
C.没有稳定状态 D.输出只与内部状态有关
8．一位8421BCD码计数器至少需要
个触发器。
A.3 B.4 C.5 D.10
9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用
个触发器。
A.2 B.3 C.4 D.8
10．8位移位寄存器，串行输入时经
个脉冲后，8位数码全部移入寄存器中。
A.1 B.2 C.4 D.8
二、判断题（正确打√，错误的打×）
1．同步时序电路由组合电路和存储器两部分组成。（ √ ）
2．组合电路不含有记忆功能的器件。（ √ ）
3．时序电路不含有记忆功能的器件。（× ）
4．同步时序电路具有统一的时钟CP控制。（ √ ）
5．异步时序电路的各级触发器类型不同。（ × ）
6．环形计数器在每个时钟脉冲CP作用时，相临状态仅有一位触发器发生状态更新。（ × ）
