下载文档原格式
芯片上电时序latch up大电流一、概述在现代社会中，芯片技术被广泛应用于各个领域，如通信、计算机、电子设备等。
而芯片在运行过程中可能会出现一些问题，比如Latch-up现象。
Latch-up是指芯片在工作时由于某些原因导致出现异常电流，这种异常电流可能对芯片造成严重损坏。
芯片上电时序Latch-up 大电流成为了一个重要的研究课题。
二、芯片上电时序Latch-up大电流的原因1.器件自身结构缺陷芯片中的器件可能存在结构缺陷，比如P-N结区域不良、金属引线焊点不良等，这些缺陷会导致芯片在上电时出现Latch-up现象。
2.工作环境不良芯片在工作时受到电磁干扰、温度变化等环境因素的影响，这些因素可能会导致Latch-up现象的发生。
3.设计缺陷芯片的设计可能存在缺陷，比如电源线路不合理、过电压保护不足等，这些设计缺陷也会导致Latch-up现象的出现。
三、芯片上电时序Latch-up大电流的影响Latch-up现象会使芯片内部出现异常电流，导致芯片的正常工作受到干扰甚至损坏。
而且Latch-up现象还可能会引发芯片周围其他器件的Latch-up现象，进一步扩大了损害范围，因此芯片上电时序Latch-up大电流对芯片的影响是非常严重的。
四、应对策略1.优化芯片设计在设计芯片时应充分考虑芯片在工作时可能遇到的各种环境因素，保证芯片的电路布局合理、电源线路设计完善，避免因设计缺陷导致Latch-up现象的发生。
2.加强工艺控制在制造芯片时应加强工艺控制，保证芯片中器件的质量，避免器件结构缺陷导致Latch-up现象的出现。
3.优化工作环境对芯片的工作环境进行优化，保证芯片在工作时受到最小的电磁干扰、温度变化等环境因素的影响，降低Latch-up现象发生的可能性。
五、结论芯片上电时序Latch-up大电流是一个复杂的问题，它涉及到芯片本身的结构、工作环境、设计等多个方面。
只有综合考虑这些因素，并在芯片设计、制造、工作过程中采取有效的措施，才能有效地避免Latch-up现象的发生，保障芯片的正常工作和稳定运行。
latch up 原理-回复latch up 原理，是指在集成电路中由于不恰当的设计或操作而导致的一个临时的、不可逆转的电气现象。
当发生latch up时，集成电路往往会损坏甚至失效。
因此，了解latch up原理对于集成电路的设计和安全非常重要。
本文将逐步解析latch up原理，帮助读者深入了解这一现象。
首先，我们需要了解latch up的定义。
latch up是指在CMOS集成电路中，当正负输入端的电压超过一个特定的阈值时，导致PNPN结构内部失去控制，集成电路形成一个自维持的失控状态。
这个状态将持续下去，直到外部干扰因素消除或集成电路损坏。
那么，为什么会发生latch up呢？这是因为CMOS集成电路中的PNP 和NPN结构之间的正反馈效应。
当PNP结构的发射极上的电流增加时，会导致NPN结构的基极电流增加，反之亦然。
这种相互关联的正反馈效应可以引起latch up。
接下来，我们来看latch up发生的条件。
latch up需要满足以下两个条件：1. 存在一个PNPN结构，即CMOS集成电路中的PNP和NPN结构。
2. 正反馈效应，即PNP结构上的电流增加会导致NPN结构上的电流增加，反之亦然。
那么，如何避免latch up呢？以下是几个避免latch up的方法：1. 使用良好的电源设计。
电源抗扰度越高，latch up的可能性越小。
例如，可以添加阻抗较高的滤波电容和电感来降低电源的功率噪声。
2. 正确选择工艺和材料。
合理选择工艺和材料，可以减少PNP和NPN 结构之间的正反馈效应。
例如，使用低掺杂的基底可以减小PNPN结构的电流增益。
3. 使用良好的布局设计。
合理规划电路布局，减少PNP和NPN结构之间的相互影响。
例如，将PNP和NPN结构放置在尽可能远的位置，或者采用屏蔽层隔离电路。
4. 使用保护设计。
添加保护电路，当电路出现latch up时能够及时切断电源，以防止电路损坏。
例如，可以添加过电流保护电路或过压保护电路。
LATCH UP 测试LATCH UP 测试。
但是，以前我没做过类似的工作,因为以前的公司的芯片LATCH UP测试都是找宜硕这样的公司进行测试。
LATCH UP测试主要分为VSUPPLY OVER VOLTAGE TEST ，I TEST.I test又分为PIT（POSITIVE I TEST）和NIT(NEGATIVE I TEST）。
不过我们公司还增加了PVT(positive voltage test）和NVT（negative voltage test）.在JESD78D规范（这个可以从JEDEC 网站上下到）上提到latch up 的测试流程。
首先待测试的IC 需要经过ATE测试，保证功能是正常的。
然后首先进行I—TEST，如果I—TEST FAIL，那这颗芯片就没PASS，如果通过了I-TEST，然后再进行OVER VOLTAGE TEST; 如果此时IC FAIL，那么这颗芯片就没有通过LATCH UP TEST，这些通过I—TEST 和OVER VOLTAGE TEST的芯片还要再进行ATE测试来确认芯片的功能是否正常.但是好多公司最后的ATE测试都省了。
VSUPPLY OVER VOLTAGE TEST，主要是对芯片的电源引脚进行过压测试,如果芯片有多个电源引脚,每个电源引脚都要进行测试.测试条件：一般是对电压引脚进行一个1。
5X MAX VSUPPLY 的TRIGGER 测试，1）其他引脚接LOGIC HIGH, 2）其他引脚接LOGIC LOW。
这两种情况都要进行测试。
PIT 测试是对除电源和地外的其他I/O引脚进行测试。
电源接VCC，1）所有引脚接LOGIC HIGH, 然后给待测试引脚来一个POSITIVE TRIGGER CURRENT PULSE。
2）所有引脚接LOGIC LOW，然后给待测试引脚来一个POSITIVE TRIGGER CURRENT PULSE。
latch up测试标准Latch up是指集成电路中的一种失效现象，当一个晶体管或器件被误用时，或由于外界干扰等原因导致，会出现电流过大的现象，从而导致电路失效或损坏。
Latch up测试是为了验证电路的稳定性和可靠性，以确保电路能够正常工作并长期稳定运行。
Latch up是一种瞬态故障，通常发生在集成电路中存在PNPN结构的电路，例如CMOS电路或双极性晶体管。
这种结构使得电路在特定条件下会形成一个自反馈回路，导致电流大幅度增加，进而导致电路失效。
Latch up测试通常包括以下步骤：1.设计电路：首先，在设计电路时需要充分考虑到避免触发Latch up现象的条件。
例如，采用合适的工艺参数和结构设计，选择适当的尺寸和电流容限，并避免形成PNPN结构的电路。
2.模拟仿真：使用电路仿真软件进行模拟分析，验证设计电路的稳定性和可靠性。
通过模拟仿真，可以观察电路在边界条件下是否可能出现Latch up现象。
3.制造过程控制：在芯片制造过程中，需要严格控制工艺参数和制造流程，以确保电路的稳定性。
例如，控制晶体管制造的掺杂浓度、尺寸和位置，避免PNPN结构的形成。
4.电流注入测试：进行电流注入测试是验证电路是否存在Latchup现象的重要步骤。
通常，将高电压施加到电路的输入、输出端口，然后测量电路中的电流变化。
如果电流显著增加，就说明电路存在Latch up现象。
5.温度测试：温度是影响电路稳定性的重要因素，因此进行温度测试可以验证电路在不同温度条件下的工作情况。
在温度测试中，可以观察电路在不同温度下的电流变化和稳定性。
6.电压应力测试：电压应力测试是在电路上施加不同的电压，并监测电流的变化。
通过电压应力测试，可以验证电路在不同电压条件下的稳定性和可靠性。
7.压耐测试：压耐测试是对电路进行高电压的耐受能力测试。
在压耐测试中，会施加高于设计电压的电压，并观察电路的稳定性和可靠性。
如果电路能够正常工作且没有失效，说明电路具有良好的压耐性能。
latch up原理Latch-Up原理。
Latch-Up是指在CMOS电路中由于PNP和NPN晶体管的基极和集电极之间的相互耦合而导致的一种电路失效现象。
当CMOS电路中的某些条件满足时，会导致PNP和NPN晶体管同时导通，形成一个正反馈回路，导致电路失效。
在本文中，我们将详细介绍Latch-Up原理及其防护措施。
Latch-Up的原理是由于CMOS电路中的PNP和NPN晶体管之间的相互耦合。
当CMOS电路中的两个晶体管之间的电压差超过一定阈值时，会导致PNP晶体管和NPN晶体管同时导通，形成一个正反馈回路。
由于这个正反馈回路的存在，一旦触发Latch-Up现象，电路将失去控制，导致电路失效。
Latch-Up现象会导致CMOS电路的性能下降甚至损坏，因此需要采取一定的防护措施。
首先，可以通过合理设计电路结构来减小PNP和NPN晶体管之间的耦合，减小Latch-Up的可能性。
其次，可以在电路中引入Latch-Up保护电路，如在电路中加入Latch-Up保护二极管来限制PNP和NPN晶体管之间的电压差，从而防止Latch-Up现象的发生。
此外，合理选择工艺和材料也可以减小Latch-Up的发生概率，如采用深亚微米工艺和抗辐射材料。
总之，Latch-Up是CMOS电路中常见的一种失效现象，其原理是由于PNP和NPN晶体管之间的相互耦合导致的。
为了防止Latch-Up现象的发生，我们可以通过合理设计电路结构、引入Latch-Up保护电路以及选择合适的工艺和材料来减小Latch-Up的可能性。
希望本文能够对Latch-Up原理有所了解，并为电路设计和应用提供一定的参考价值。
latch up原理
Latch up原理也被称为“瞬间自锁”，是电路设计和测试中需要特别
注意的一种现象。
简单地说，Latch up是指由于某些原因，一个双极
晶体管（BJT）或MOSFET绝缘体（MOSFET），在其电路中形成一
个临时短路，从而导致器件失效或被损坏。
Latch up现象通常在集成电路中出现，尤其在高密度集成电路中更为
常见。
在模拟电路中，Latch up现象可能会导致噪音增加，失真增加，甚至一些器件被完全烧毁。
因此，Latch up问题对于电路设计师和测
试人员来说是一种常见的故障。
Latch up的原因是多方面的。
通常情况下，它是由于IC中存在两个或多个PN结，以及多种原因所引起的。
例如，设备的工作情况和晶体
管中的电源电压和电流都会影响此现象的出现概率。
超过器件设计的
最大电流和电压也会导致Latch up，此时晶体管就会像一个快速的电
子开关而不是一个灵敏的控制器。
为了避免Latch up的问题发生，电路设计师需要在设计中考虑PN结的位置和数量，并使用合适的工艺方法来降低PN结的电压容限。
此外，还建议通过在PCB上放置解决这一问题的集成电路，使用具有专业化的工具来测试电路，并遵循厂商发布的规定修订。
</p
总之，Latch up是电路设计中需要特别注意和避免的问题。
在设计和测试过程中，通过精确计算和适当的方法来避免Latch up可能发生的影响，可以降低电路故障和失效的概率，从而提高设备的稳定性和可靠性。
latch up原理
latch up是指在集成电路中出现的一种不可逆转的失效状态，
该状态可能会导致电路的损坏。
当一个电路被连入一个能够提供电流的电源时，如果发生latch up，电路中的二极管或晶体
管将失去对输入电压的控制，从而导致电路中的电流迅速增大，最终可能会引起电压降和电流增加，从而损坏电路。
latch up的发生通常涉及到PN结中的电流增益效应。
PN结是
半导体器件中的一个常见结构，在正向偏置下，电子会从n区域注入到p区域中，形成电流。
而在反向偏置下，接近PN结
的区域的电子会移动到p区域中，同时空穴会移动到n区域中，这会导致电流增大。
正常情况下，这种电流增益效应不会引起严重的问题。
然而，当一些特殊条件下，这种电流增益效应可能会被放大，导致latch up的发生。
当输入电压超过某个边界值时，可能会
触发PN结中的电流增益效应，进而引发latch up。
一旦latch up发生，电路中的电流将极大增加，超过了正常工作范围，
可能会导致电路元件的烧毁。
为了预防latch up的发生，可以采取一系列措施。
例如，可以
通过设计时避免过高的功率和过大的电流，采用合适的材料和工艺以降低PN结的电流增益效应，或者使用特殊的结构设计
来防止latch up的发生。
总结来说，latch up是一种集成电路中的失效状态，它可能导
致电路损坏。
它的发生与PN结中的电流增益效应有关，通过合适的设计措施可以预防latch up的发生。
latch up 原理latch up是一种常见的电路现象，特别是在模拟电路中，它会导致电路性能的恶化，甚至可能导致电路的崩溃。
本文将介绍latch up 的原理、现象、危害以及预防措施。
latch up是由于电路中的晶体管或其他电子元件在特定电压下导通，形成了一个或多个连续的电子通道，导致电路中的其他元件无法正常工作。
通常，latch up的产生需要两个条件：一是电路中存在连续的电流通路；二是电路中的电压达到特定值，使得电子在通道中的传输速度超过信号的传播速度。
latch up发生后，电路的性能会受到严重影响。
首先，latch up 会导致电路的延迟增加，从而影响电路的工作频率。
其次，latch up 还会导致电路的噪声容限降低，使得电路对噪声的敏感度增加。
此外，latch up还会导致电路的功耗增加，从而影响电路的散热性能。
latch up不仅会影响电路的性能，还可能导致电路的崩溃。
当latch up持续存在时，它会不断消耗电路中的电源和地电平，导致电源和地之间的电压波动，从而影响电路中的其他元件。
此外，latch up 还可能导致电路中的其他电子元件过热，从而引发火灾等安全问题。
四、预防措施为了防止latch up的发生，我们可以采取以下措施：1. 优化电路设计：在电路设计中，应避免使用连续的电流通路，避免使用高电压和高电流的工作模式。
同时，应合理分配电源和地的位置，以减少电源和地之间的干扰。
2. 使用抗latch up材料：在选择电子元件时，应选择具有抗latch up特性的材料，如低导通电压、低导通电阻的晶体管等。
3. 增加去耦电容：在电路中增加去耦电容可以减少电源和地之间的干扰，从而减少latch up的发生。
4. 调试和测试：在电路调试和测试过程中，应使用示波器等工具监测电路中的电压和电流变化，及时发现和处理latch up问题。
总之，latch up是一种常见的电路现象，它会导致电路性能的恶化，甚至可能导致电路的崩溃。
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。
第一部分latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL 测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。
所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。
左边是npn，右边是pnp图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。
这样就形成回路，而且会循环下去，gate基本上就成了摆设，完全控制不了电子或电洞的走向，所以CMOS就失效了。
图4是一个公式，我也不知道是什么意思，反正2个β变小，latch up就不容易发生。
图5是首位发现latch up的达人做出的解释：latch up是由于field inversion（反转电场），值得记住，但我不懂。
第二部分如何解决latch up？大家只要记住一句话，电子和电洞，都是单纯的家伙，哪里容易去，他们就去哪里，就像他们本来想去看朋友，走到半路看到一个美女在对他们打招呼，于是就很自然的跑到美女那边去了，不去本来该去的地方。
所以，下面所有的解决方法，要么是阻止电子或电洞去看美女，或者找个更漂亮的美女吸引他们过去。
解决方法目前为止，我总结出7个，如下：1.加大N＋，P＋距离，这是最容易想到的办法，虽然前面有美女，但是太远，所以还是不去了。
电子或电洞也是这样。
但是，这样的，必然会导致芯片的集成度下降，所以这是很傻的办法，没人用。
2.加深isolation.就是在NMOS和PMOS之间加隔离，比如STI(0.25um以下)和Field OX(0.35um以上)。
但是，隔离深度总是有限的，电子或电洞总有办法绕过去。
3.SOI。
Silicon on Insulator,在Si的表面加一层SiO2，使well或者N+无法直接与P-sub连接，这样电子或电洞就到不了下面。
4.Retrograded well，倒阱，用高能离子注入将杂质打入阱底部，这种阱不像常规的阱表面浓度最高，阱底部浓度最低，而是正相反，所以叫做倒阱。
这个概念极为重要！下面的浓度很大，那么电子或电洞到了基极以后，高浓深井可以有效的增加复合，就不想到集极去了，降低bipolar的放大系数，使没有backbias偏置的晶体管免于latch-up。
5.EPI wafer。
这也是一个重要的概念，在heavy doped substrate上面，加上一层轻微掺杂的EPI layer，这就是EPI wafer (即外延片，晶圆是wafer，在wafer基础上做EPI工艺出来的wafer就是EPI wafer)。
当这层EPI layer够薄的时候，pnp的载流子就不想去npn了，而是跑到更舒服的heavy doped substrate，因为heavy doped底材的浓度比P－sub的掺杂浓度高多了。
如图6很明显，EPI layer越薄越好，如图7，3um的EPI layer，trigger current（引发latch up的电流)最大,最不容易发生latch up但是不能太薄，不然底材的离子就扩散到EPI layer里面，造成离子浓度改变。
这是用EPI wafer的原因，EPI wafer缺点只有一个：贵！外延(Epitaxy, 简称Epi)工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料，外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si 或SiC/Si等)；6.Guard ring。
在N＋和P＋的旁边加一个guard band，相当于保险，如图8。
大家看图9，应该会明白为什么Guard ring能防止latch up，与EPI是类似的道理。
7.Design rule。
这个很简单，在design的时候，会规定P＋，N＋的距离，guard ring离P＋，N＋的距离等等。
最后一个问题是，这么多解决方法，到底用哪一个？答案还是很简单，只要你有钱，能一起用就一起用。
latch up（闩锁反应）我们无可逃避，只能坚强应对。
首先来看一下latch up时拍到的照片放大后的照片红点部分就是发生latch up的位置，latch up可谓芯片杀手，通过循环放大最终将芯片烧毁。
我不想告诉大家latch up有多可怕，但有一点是应该知道的这种现象损害了芯片。
图片附件: latch01.jpg (2007-1-30 16:38, 11.73 K)图片附件: latch02.jpg (2007-1-30 16:38, 10.62 K)在CMOS制程里，这种情况就是由于npn或pnp结构形成的放大电路造成的。
所以要了解latch up现象，就必然首先了解放大电路是如何构成的，而最根本的就归结到npn或pnp晶体管是如何工作的。
了解晶体管的工作原理是研究latch up的重点。
而解决这一问题的关键又在于了解放大电路是如何构成的，这是两个方面，以下着重讨论。
一、晶体管的工作原理半导体工艺中，由高纯度的本征半导体进行掺杂，从而形成不同的形态。
如果掺杂5价原子因电子数大于空穴数即称为n型半导体，若掺杂3价原子因电子数小于空穴数即称为p型半导体。
空穴和电子都能搬运电荷，因而称载流子。
将两种形态的半导体相邻结合到一起，由于彼此所含电子和空穴数浓度不同，因而相互扩散，由浓度高的向浓度低的地方移动，电子和空穴会在一定时间内相互结合而消失，以保持中性，这样形成一段没有载流子的空间，称为耗尽层。
耗尽层存在电位差，有电场的存在，称之为内电场。
在电场的作用下载流子发生定向移动，称之为漂移。
扩散使电场增加，空间电荷范围加大，而漂移则在减弱空间电荷范围。
这种将pn 相邻结合到一起制成的晶体结构，称之为pn结。
pn结在没有外力的情况下，处于热平衡状态，这种平衡状态是处于动态之中的，即扩散运动与漂移运行达成的平衡状态。
pn结的外加电压，如果p端的电位高于n端的电位，这样的外电电场削弱了内电场，有利于多数载流子的扩散，形成从p流向n的电流，称为正向偏置，反之，载流子则几乎不发生移动，称为反向偏置。
反向电压大于某一值时，会有导致pn结击穿，称为齐纳击穿或隧道击穿。
另一种情况，是pn结两侧的杂质浓度过小，在高的反向电压作用下，引起价键的断裂，从而使电流成倍增加，称为电子雪崩现象或雪崩击穿。
pn结制作成元器件使用就是二极管。
pn结，p区空穴向n区扩散，n区电子向p区扩散，在相遇处复合。
p区空穴扩散后留下负离子，而n 区电子扩散后留下正离子，形成由n指向p的内电场。
正向偏置时，p区不断提供复合留下的负离子，n 区则复合留下的正离子，使得内电场范围缩小，扩散运动大于漂移运动，平衡状态发生破坏，因而有电流的产生。
反向偏置，少数载流子的漂移处于优势，但因少数载流子浓度太低，引起的反向电流远小于正向电流。
所以问题关键在于扩散与漂移运动是否平衡。
图片附件: psbias.gif (2007-1-30 16:38, 2.26 K)半导体三极管，存在两个pn结，了解半导体三极管的工作原理就是要了解这两个pn结的平衡状态，在发生什么变化。
这是三极管的符号，B(base)代表基电极，C(collector)代表集电极，E(emitter)代表发射极。
晶体管的制作要求，从浓度大小来看，发射区最大，集电区最小。
从尺寸看，集电区最大，基区最小。
如果条件不能满足，晶体管将无法工作。
以下以基极接地(共基极)为例进行分析：图片附件: pnpsymbl.gif (2007-1-30 16:38, 1.87 K)如上图所示，在E-B之间加正向偏置，在B-C之间加反向偏置。
此时发射区的电子浓度上升，在正向偏置的情况下，大部分电子都扩散到基区因为基区很薄，有少部分电子流出，但大部分在电场的作用下，漂移到集电区。
其中有些情况，比如基区向发射区的漂移(发射区很高的杂质浓度)，集电区向基区的扩散等微乎其微(反向偏置)，所以可以忽略。
所示npn的能够工作，除了发射区浓度很高，基区很薄，还有保证E-B正向偏置，B-C反向偏置。
相应电流关系如下：Ie=Ib+Ic 假设Ie占Ic的比例为a,即Ic=aIe,Ib=(1-a)Ie称为电流传输率。
Ic/Ib=(Iea)/[(1-a)Ie]=a/(1-a)设定a/(1-a)为ß，称为电流放大倍数。
通过比例关系可知，如果电流传输率为90%，电流放大9倍如果电流传输率为99%,电流将放大99倍。
90%到99%,放大倍数的骤增，可以想像Ib只要有小的变动，电流放大倍数就有大的变化。
如此可见，晶体管是电流控制器件。
二、放大电路是如何构成及触发条件现在进行实际操作，为了分析方便，以如图所示的电路具体进行分析。
对应CMOS的简单版图如下：图片附件: latchupfg02.gif (2007-1-30 16:38, 12.4 K)图画得不好，还请谅解。
以下来看一下对应的剖面图。
图片附件: latchupfg03.gif (2007-1-30 16:38, 10.2 K)任何相邻的pnp或npn都可以构成晶体管，所以考虑起来似乎比例麻烦!!从晶体管偏置来看，npn的基区p+与p-sub成反向偏置，发射区为衬底上的任一n+型区域，集电区为nwell及nwell上的n+。
