【CN109686667A】一种SiC基MOS器件及其制备方法和应用【专利】

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 201910842702.7(22)申请日 2019.09.06(71)申请人 芜湖启迪半导体有限公司地址 241000 安徽省芜湖市弋江区高新技术产业开发区服务外包园3号楼1803(72)发明人 史田超　程海英　钮应喜　乔庆楠　袁松　史文华　张晓洪　刘锦锦　钟敏　章学磊　左万胜　(74)专利代理机构 芜湖安汇知识产权代理有限公司 34107代理人 朱圣荣(51)Int.Cl.H01L 29/06(2006.01)H01L 29/41(2006.01)H01L 21/336(2006.01)H01L 29/78(2006.01)(54)发明名称一种SiC MOSFET器件及其制作方法(57)摘要本发明揭示了一种SiC MOSFET器件,包括：SiC衬底、SiC衬底下方漏极、SiC N -外延片、N -外延片上方的两个P阱结构、设置于P阱上的相互紧邻的N +接触和P +接触、两个P阱之间的区域为JEFT区、JFET上方为与碳化硅衬底相同大小的P -掺杂的外延层和对P -外延层进行反型的N型区域、设置于和区域上方的SiO 2氧化层、SiO 2氧化层上方的栅极、N +区域和P +区域上方的源级。

该SiC MOSFET器件结构在以往结构的基础上能够提升器件正向导通电流的能力，并能提升器件栅氧的可靠性。

权利要求书2页 说明书4页 附图2页CN 110473911 A 2019.11.19C N 110473911A1.一种SiC MOSFET器件,其特征在于，包括：SiC衬底、SiC衬底下方的漏极、SiC衬底上方的N-外延层、N-外延层上方的两个P阱结构、设置于P阱结构上的相互紧邻的N+接触和P+接触、两个P阱结构之间的JEFT区、JFET上方对P-外延层进行反型的N型区域、设置于N型区域上方的栅介质层、栅介质层上方的栅极、N+接触区和P+接触区上方的源级。

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202011477921.9(22)申请日 2020.12.15(71)申请人 陈小建地址 215000 江苏省苏州市沧浪区醋库巷37号402室(72)发明人 陈小建　(74)专利代理机构 西安乾方知识产权代理事务所(特殊普通合伙) 61259代理人 胡思棉(51)Int.Cl.H01L 29/06(2006.01)H01L 21/336(2006.01)H01L 29/16(2006.01)(54)发明名称SiC半导体器件及其制备方法(57)摘要本发明公开了一种SiC半导体器件及其制备方法，该器件包括衬基、第一缓冲层、漂移层、外延层、漏栅源区、第二缓冲层、耐压层及贯通区于外延区的贯通区，通过增加同材料的垫底及外延层的氧化层，可隔离与保护衬底或外延层，并减少衬垫氧化层出现潜在缺陷的概率，降低后续沟槽结构出现损伤的风险；引入双层缓冲层，避免两层材料之间可能存在晶格失配，实现应力释放与位错过滤，减小研磨可能造成应力而使得器件层结构损坏的问题，使器件结构更加稳定，提高了系统稳定性；引入大小不同的源极区，可适用于不同的载流子大小需求；引入浅沟槽隔离结构将耐压层分为高耐压器件区与非高耐压器件区，可适用于高压或低压不同应用环境中。

权利要求书2页 说明书9页 附图7页CN 112599588 A 2021.04.02C N 112599588A1.一种SiC半导体器件，其特征在于，所述器件包括：由p型SiC制作的衬基，所述衬基包括衬底及形成在所述衬底表面的衬底氧化层；设置于所述衬基上，由n+型3C‑SiC制作的第一缓冲层，所述第一缓冲层杂质浓度是所述衬底杂质浓度的1/2；设置于所述第一缓冲层上，由n型3C‑SiC制作的漂移层，所述漂移层杂质浓度是所述衬底杂质浓度的4/5；设置于所述漂移层上，由n型3C‑SiC制作的外延层及形成在所述外延层表面的外延氧化层，所述外延层杂质浓度与所述衬底杂质浓度相同；设置于所述外延层上，由n型六方结构4H‑SiC制作的漏电极区；设置于所述漏电极区上，由p型六方结构4H‑SiC制作的栅极区；设置于所述栅极区预设区域上，由n型六方结构6H‑SiC制作的长源极区；设置于所述栅极区其余区域上，由n型六方结构6H‑SiC制作的短源极区；设置于所述漏电极区与所述漂移区之间，有多晶硅填充的贯通区，所述贯通区于所述外延区中央；设置于所述外延层及形成在所述外延层表面的外延氧化层之间，由p+型3C‑SiC制作的第二缓冲层；设置于所述第二缓冲层上，由p‑型3C‑SiC制作的耐压层，在所述耐压层中形成浅沟槽隔离结构，所述浅沟槽隔离结构将所述耐压层分为高耐压器件区和非高耐压器件区；栅电极，位于所述栅极区结构上且电连接所述栅极区结构；漏电极，位于所述漏极区结构上且电连接所述漏极区结构；长源极，位于所述长源极区结构且电连接所述且电连接所述长源极区结构；短源极，位于所述短源极区结构且电连接所述且电连接所述短源极区结构。

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202011625678.0(22)申请日 2020.12.31(71)申请人 厦门市三安集成电路有限公司地址 361000 福建省厦门市同安区洪塘镇民安大道753-799号(72)发明人 陶永洪　蔡文必　彭志高　李立均　郭元旭　(74)专利代理机构 厦门市首创君合专利事务所有限公司 35204代理人 张松亭　陈淑娴(51)Int.Cl.H01L 29/06(2006.01)H01L 29/16(2006.01)H01L 21/336(2006.01)H01L 29/78(2006.01)(54)发明名称一种SiC MOSFET结构及其制作方法(57)摘要本发明公开了一种SiC MOSFET结构，其SiCMOSFET结构中包括若干元胞区、位于该些元胞区一侧的栅极区以及位于该些元胞区外围的过渡区，其中过渡区设有与元胞P+区相连并具有相同注入的过渡P+区，元胞P+区和过渡P+区上设有源极欧姆接触层，源极欧姆接触层与源极金属连接。

本发明还公开了上述结构的制作方法。

本发明在不额外增加器件面积的前提下不但可以增加结构中的P+区域的面积，提高SiC MOSFET的体二极管通流能力，极大减小器件在反向续流导通时的损耗，而且提高了体二极管工作时的散热面积，提升器件的散热能力。

权利要求书2页 说明书6页 附图10页CN 112736126 A 2021.04.30C N 112736126A1.一种SiC MOSFET结构，其特征在于：包括漏极、衬底、SiC外延层、源极、第一介质层和栅极，漏极、衬底和SiC外延层由下至上设置，源极、栅极和第一介质层设于SiC外延层上方，且第一介质层隔开源极和栅极；所述SiC外延层表面包括若干元胞区、位于该些元胞区一侧的栅极区以及位于该些元胞区外围的过渡区，元胞区设有元胞P+区、P阱区和N+区，过渡区设有与元胞P+区相连并具有相同注入的过渡P+区；所述源极包括源极欧姆接触层和源极金属，源极欧姆接触层设于所述元胞P+区和过渡P+区上并延伸至部分N+区上，源极金属与源极欧姆接触层连接。

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 201810031538.7(22)申请日 2018.01.12(71)申请人 北京品捷电子科技有限公司地址 101302 北京市顺义区中关村科技园区顺义园临空二路1号(72)发明人 何志　(74)专利代理机构 北京志霖律师事务所 11575代理人 张文祎(51)Int.Cl.H01L 21/336(2006.01)H01L 29/06(2006.01)H01L 29/78(2006.01)(54)发明名称一种SiC基DI-MOSFET的制备方法及SiC基DI-MOSFET (57)摘要本发明公开了一种SiC基DI-MOSFET的制备方法及SiC基DI-MOSFET，该SiC基DI-MOSFET，包括：一SiC外延基片；形成于SiC外延层(2)表面的两p型离子注入区(3)和两n型离子注入区(4)，且每一n型离子注入区(4)位于一p型离子注入区(3)内；一氧化层(6)，两p型离子注入区(3)之间的氧化层(6)厚度大于其余区域的氧化层(6)厚度；一栅极(7)，覆盖于氧化层(6)的表面；一介质层(8)，该介质层(8)将栅极(7)包覆，且介质层(8)的两侧各设置有一源级接触孔；一源级金属层(9)，覆盖于两源级接触孔和介质层(8)的表面；一漏极金属层(10)，覆盖于SiC衬底(1)的背面，且二者的接触为欧姆接触。

所述DI-MOSFET能够降低器件的栅漏电容。

权利要求书2页 说明书4页 附图3页CN 108257872 A 2018.07.06C N 108257872A1.一种SiC基DI-MOSFET的制备方法，其特征在于，包括如下步骤：S1：选取在SiC衬底(1)正面外延生长一SiC外延层(2)后得到的SiC外延基片；S2：利用光刻掩膜向SiC外延层(2)表面的部分区域注入p型离子，形成两p型离子注入区(3)；然后利用光刻掩膜向每一p型离子注入区(3)表面的部分区域注入n型离子，在每一p 型离子注入区(3)形成一n型离子注入区(4)；再通过一次退火激活注入的p型离子和n型离子；S3：利用光刻掩膜向位于两p型离子注入区(3之间的SiC外延层(2)表面的部分区域注入氧离子，形成氧离子注入区(5)；S4：进行高温热氧化处理，在SiC外延层(2)的表面形成一氧化层(6)，且氧离子注入区(5)的氧化层(6)厚度大于SiC外延层(2)表面其余区域的氧化层(6)厚度；S5：在氧化层(6)表面沉积一多晶硅层，然后利用光刻掩膜将氧离子注入区(5)两侧的部分多晶硅层刻蚀去除，形成栅极(7)；S6：在栅极(7)上沉积一介质层(8)，使得介质层(8)将栅极(7)包覆，然后利用光刻掩膜将两p型离子注入区(3)表面的介质层(8)和氧化层(6)均刻蚀去除，在介质层(8)的每一侧形成一源级接触孔，且每一源级接触孔的底部为p型离子注入区(3)和n型离子注入区(4)表面裸露的部分区域；S7：在两源级接触孔和介质层(8)的表面沉积一源级金属层(9)，在SiC衬底(1)的背面沉积一漏极金属层(10)，然后通过二次退火使得源级金属层(9)与源级接触孔底部的p型离子注入区(3)和n型离子注入区(4)均形成欧姆接触，且漏极金属层(10)与SiC衬底(1)的背面形成欧姆接触。

专利名称：Si基Mosfet器件及其制备方法专利类型：发明专利
发明人：李可,张志诚,沈震
申请号：CN201910793348.3
申请日：20190827
公开号：CN110444472A
公开日：
20191112
专利内容由知识产权出版社提供
摘要：本申请公开了一种Si基Mosfet器件及其制备方法，包括以下步骤：在Si基上形成高K介质层；向高K介质层中注入F离子；在高K介质层注入F离子后，形成栅极、源极和漏极。

本申请实施例还公开了一种Si基Mosfet器件，包括：Si基；形成在Si基上的高K介质层，其中，高K介质层具有F离子。

本申请通过向形成在Si基上的高K介质层注入F离子，使高K介质层具有F离子，以增加高K介质层的内部固定电荷密度，从而对半导体导电沟道产生吸引/排斥作用，改变了MOS处能带结构，进而实现对沟道开启电压的调节，由此改变器件阈值电压。

申请人：上海华力集成电路制造有限公司
地址：201203上海市浦东新区良腾路6号
国籍：CN
代理机构：上海浦一知识产权代理有限公司
代理人：戴广志
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权利要求书用于SiC基MOS器件栅介质薄膜的制备方法包括以下步骤：（1）SiC衬底的标准清洗；（2）利用化学气相沉积或物理气相沉积将AlN薄膜沉积到清洗后的SiC衬底上，厚度范围为1～100nm；（3）通过氧化和/或氧气退火的方法，将AlN薄膜氧化为Al x O y N z（其中x、y、z为化学计量比），通过氧化工艺控制，选择将AlN薄膜完全氧化成Al x O y N z薄膜，或者部分氧化成Al x O y N z薄膜，形成Al x O y N z和AlN/Al x O y N z两种栅介质层；（4）利用化学气相沉积或物理气相沉积将Al2O3薄膜淀积到Al x O y N z薄膜上，形成Al x O y N z/Al2O3和AlN/Al x O y N z/Al2O3两种叠栅介质层；（5）利用所述（3）和（4）步骤完成AlN/Al x O y N z，Al x O y N z/Al2O3和AlN/Al x O y N z/Al2O3三种叠栅介质层的生长；（6）对所述（5）三种叠栅介质层进行400~500o C的氩气退火然后冷却；（7）在所述（6）三种叠栅介质层溅射或蒸镀金属电极，形成MOS器件结构；（8）对所述步骤（2）化学气相沉积AlN薄膜的工艺温度范围为：800-1200o C；（9）对所述步骤（3）氧化和退火的工艺温度范围为：800-1200o C；说明书一种用于SiC基MOS器件栅介质薄膜的制备方法技术领域本发明涉及一种介质层薄膜，尤其是涉及一种用于SiC基MOS器件的栅介质薄膜的设计及其制造工艺。

背景技术碳化硅（SiC）是一种优异性能的宽禁带半导体，不但具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点，而且还具有极好的物理及化学稳定性、极强的抗辐照能力和机械强度等。

因此，SiC可用于研制高温、大功率、高频功率器件。

尽管如此，SiC基MOS功率器件在栅介质层可靠性、电子迁移率等方面遇到了较大挑战，其中主要的原因是，热氧化SiC衬底而形成的SiO2层的介电常数和SiC相比较低，使得SiO2内部的场强比SiC衬底高，常常导致SiO2比SiC 先被击穿，显示不出SiC材料的优越性。

专利名称：一种SiC功率器件的制备方法和SiC功率器件专利类型：发明专利
发明人：盛况,邵泽伟,王珩宇,任娜
申请号：CN202111614210.6
申请日：20211227
公开号：CN114300350A
公开日：
20220408
专利内容由知识产权出版社提供
摘要：本申请涉及半导体技术领域中的一种SiC功率器件的制备方法和SiC功率器件，包括以下步骤：使用清洗气体一对SiC衬底层的晶面缺陷进行清洗；通过PECVD方法在SiC衬底层上生长氧化物固溶体薄膜，且氧化物固溶体薄膜的厚度为20～50nm；在氮气环境下对氧化物固溶体薄膜进行精细分层，得到分相层，其中，精细分层的温度为500～900℃；使用清洗气体二对分相层的悬挂键钝化和悬挂键缺陷进行清洗；采用磁控溅射法在分相层上沉积第一电极层，在SiC衬底层上沉积第二电极层，具有沟道迁移率高、静态功耗低、可靠性高的优点，突破了因隧穿电流过大，造成栅极处较大能量损耗的瓶颈。

申请人：浙江大学杭州国际科创中心
地址：310000 浙江省杭州市萧山区建设三路733号
国籍：CN
代理机构：杭州裕阳联合专利代理有限公司
代理人：张解翠
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专利名称：一种碳化硅MOSFET器件及其制备方法专利类型：发明专利
发明人：林信南,黄樟伟
申请号：CN201811466155.9
申请日：20181203
公开号：CN109742135A
公开日：
20190510
专利内容由知识产权出版社提供
摘要：本申请公开了一种碳化硅MOSFET器件及其制备方法。

一方面由于在碳化硅MOSFET器件的结型场效应管区域的上方内嵌一个肖特基结，即在碳化硅MOSFET器件内嵌一个肖特基二极管，使得碳化硅MOSFET器件存在的开关损耗问题得到解决。

另一方面该器件的制造过程中使用的工艺和条件均为Si CMOS工艺兼容的，并且工艺复杂度低，可操作性强，很好的协调了器件性能和工艺复杂度之间的矛盾。

因此，综上所述，本申请可以有效的增大开关速度，减小了开关损耗，为碳化硅MOSFET的生产提供了很好的借鉴和参考。

申请人：北京大学深圳研究生院
地址：518055 广东省深圳市南山区西丽深圳大学城北大园区
国籍：CN
代理机构：深圳鼎合诚知识产权代理有限公司
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专利名称：一种碳化硅MOSFET器件及其制造方法专利类型：发明专利
发明人：张金平,邹华,赵阳,罗君轶,李泽宏,张波
申请号：CN201810991192.5
申请日：20180828
公开号：CN108807505A
公开日：
20181113
专利内容由知识产权出版社提供
摘要：本发明提供一种碳化硅MOSFET器件及其制造方法，本发明通过在普通碳化硅UMOSFET 结构的基础上，通过形成不连续的栅极结构，并于两栅极结构之间引入两碳化硅深P注入区，同时于两碳化硅深P注入区之间引入金属或多晶硅。

该金属或多晶硅与碳化硅N‑外延直接接触，形成具有整流特性的肖特基接触或者异质结接触，该改进对传统碳化硅UMOSFET基本特性有大幅优化作用的同时，实现了多子整流器件的集成，极大地优化了器件第三象限工作性能，同时，本发明具有米勒电容低、工艺简单以及易于实现的特点。

申请人：电子科技大学
地址：611731 四川省成都市高新区(西区)西源大道2006号
国籍：CN
代理机构：成都点睛专利代理事务所(普通合伙)
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