下载文档原格式
vivado的clockingwizardip核的原理Vivado的Clocking Wizard IP核是用来生成和配置时钟信号的IP核。
时钟信号在数字系统中起着重要的作用，它用来同步不同的模块，确保它们按照预期的速度工作。
Clocking Wizard IP核的主要原理是根据用户提供的输入参数生成所需的时钟和复位信号。
它可以根据用户的需求生成多个时钟域，并且可以为每个时钟域分配不同的复位信号。
Clocking Wizard IP核的输入参数包括：1.输入时钟频率：用户需要指定输入时钟信号的频率。
2.目标时钟频率：用户需要指定所需生成的时钟信号的频率。
3.输入时钟域名称：用户可以指定输入时钟信号的时钟域名称。
4.目标时钟域名称：用户可以为生成的时钟信号指定一个时钟域名称。
5.复位信号的极性：用户可以指定复位信号的极性，以确定何时复位。
Clocking Wizard IP核的主要功能包括：1.时钟分频：根据输入时钟频率和目标时钟频率的比例，生成目标时钟信号。
可以选择不同的时钟分频器类型，如整数分频器或分数分频器。
2.延迟插入：根据用户的需求，在时钟域中插入延迟。
这可以用来解决时序问题。
3.时钟域生成：根据用户指定的时钟域名称，生成一个时钟域。
可以为每个时钟域指定独立的复位信号。
4.时钟分配：将生成的时钟信号分配给相应的时钟域，确保每个模块都以正确的时钟频率工作。
5.复位信号生成：根据用户指定的复位信号的极性，生成复位信号。
可以为每个时钟域生成独立的复位信号。
使用Clocking Wizard IP核的主要步骤是：1. 在Vivado中创建一个工程，并打开Block Design。
2. 在Block Design中添加一个Clocking Wizard IP核。
3. 配置Clocking Wizard IP核的输入参数，如输入时钟频率、目标时钟频率和时钟域名称等。
4.根据需要配置其他高级选项，如时钟分频、延迟插入和复位信号极性等。
VIVADO中debug用法VIVADO和ISE相比ChipScope已经大幅改变，很多人都不习惯。
在ISE中称为ChipScope而VIVADO中就称为in system debug。
下面就介绍VIVADO中如何使用debug工具。
Debug分为3个阶段1.探测信号：在设计中标志想要查看的信号2.布局布线：给包含了debug IP的设计布局布线3.分析：上板看信号一探测信号探测信号有2种方法一种是直接在HDL源代码中用（*mark_debug = “true”*）标识出要探测的信号另一种是在综合过后的网表文件中添加标志。
1 .在HDL源代码中添加标志然后点击 open Synthesized Design然后点击Tools-> Set Up Debug点击 Next点击 Add/Remove Nets点击find会出来所有信号。
如果需要添加debug的信号，从左边框中选择所需信号，点击按钮加到右边来。
如果需要去除不需要的debug信号，从右边框中选择所需信号，点击按钮就去除了。
选好信号之后，在右下角点击Ok按钮。
在此框中为所有debug信号选择时钟域，选择debug信号，右键选择Select Clock Domain。
注意每一个时钟域对应一个单独的ILA 2.0core。
在此框中选择所需时钟，点击ok点击next然后继续下面的Implement 流程点击Save保存修改后的工程后面像以前一样等工程跑结束。
2.在网表文件中添加标志网表文件添加标志，第一步也是打开综合后设计。
如下图所示第二步是打开debug窗口Open synthesized Design之后，有2种方法来标志debug信号(1)第一种方法是在Netlist窗口中选择信号，右键点击Mark Debug(2)第二种方法是在Tools中选择Setup Debug 推荐使用此方法然后和前面一样继续跑工程。
二上板调试上板的时候选择Open hardware session ,然后Open a new hardware target选择next选择next选择Next选择FPGA来配置文件注意移到另一台电脑看debug信号时，必须将debug_nets.ltx 文件和bit文件一起移过去。
Vivado是一款由Xilinx公司开发的集成开发环境（IDE），主要用于FPGA的设计和开发。
以下是Vivado的基本使用手册：
1. 打开Vivado软件，创建一个新工程：点击“Create New Project”，在弹出的界面上填写工程名并选择保存位置。
在选择工程类型时，选择RTL Project（一般为RTL工程）。
2. 在新工程中添加源文件：在新建的工程中，右键点击工程名，选择“Add Sources”来添加Verilog源文件。
在弹出的对话框中选择“OK”和“Yes”完成设计文件的新建。
3. 编写代码：在Sources文件夹中双击新建的设计文件，即可在右边的代码编辑区进行代码的编写。
4. 运行仿真：在编写完代码后，需要进行仿真测试。
在工程名上右键选择“New Run Block”，选择仿真语言为混合语言，然后点击“OK”。
在仿真界面中设置仿真参数，然后点击“Run”开始仿真。
5. 生成比特流：在仿真通过后，需要生成比特流文件以便将设计烧录到FPGA芯片中。
在工程名上右键选择“Generate Bitstream”，在弹出的界面中选择目标语言为Verilog，然后点击“OK”。
等待生成比特流文件的完成。
6. 下载到FPGA：将生成的比特流文件下载到FPGA芯片中进行实际测试。
可以使用Vivado提供的Tcl命令或者第三方工具进行下载。
以上是Vivado的基本使用流程，具体操作可能会根据不同的版本和实际需求有所不同。
建议参考Xilinx提供的官方文档和教程进行学习。
Vivado 使用入门简介:一个典型的，用Vivado进行数字逻辑电路设计的过程包括：创建模块，创建用户约束文件，创建Vivado工程，插入创建的模块，声明创建的约束文件，随意地运行动作的仿真，对创建的模块进行综合，执行设计，产生位文件，最后将文件下载到硬件上验证设计的正确性等步骤。
Figure 1. A typical design flow完成一个实际电路的实例一、新建工程步骤如下：1 打开VivadoStart > All Programs > Xilinx Design Tools > Vivado 2013.3 >Vivado 2013.3 或双击桌面图标，显示如下界面：“Creating New Project”：建立新工程导航，用于建立各种类型的工程。
“Open Project”：打开一个已有的工程。
“Open Example Project”:打开示例工程。
“Documentation and Tutorials”:文件夹和说明书。
可以打开Xilinx使用说明书和部分设计数据。
“User Guide”：打开Vivado用户指南。
“Quick Take Videos”：打开Xilinx视频说明书。
2 点击“Create New Project”，开始新建工程向导。
弹出下图点击“Next”，进入设置此次所建项目的名称对话框。
第一次实验前，请为本课程所有的项目新建一个文件夹，如“digital”，以后所有本课程相关项目均放在此文件夹下，在“project location”栏选择此文件夹。
接着，为本项目取名，如“tutorial01”，勾选“Create Project Subdirectory”，在当前目录下为本工程新建一个同工程名的子目录，保存工程所有数据文件。
注意：工程名称和存储路径中不能出现中文和空格，建议工程名称和路径名称都是以字母开头，由字母、数字、下划线来组成。
vivado 例子-回复Vivado 例子：学习使用Vivaldo FPGA 开发环境的基础示例Vivado 是一款由Xilinx 公司开发的FPGA（可编程逻辑门阵列）设计软件，它为硬件工程师提供了一个强大的工具，用于设计和实现各种数字电路。
Vivado 提供了丰富的功能和工具，以帮助工程师开发高性能和高可靠性的电子系统。
本文将以Vivado 示例工程为主题，一步一步地介绍如何使用Vivado 进行FPGA 开发，并展示一些基本操作和流程。
第一步：下载和安装Vivado要开始使用Vivado，我们首先需要从Xilinx 官方网站上下载并安装Vivado。
根据自己的需求选择合适的版本，然后按照官方提供的指导安装软件。
第二步：创建新工程安装完成后，打开Vivado，我们将看到一个欢迎界面。
点击"Create Project"按钮，进入新工程创建向导。
在"Project Name"字段中输入项目名称，选择保存项目的路径，并选择项目类型（RTL项目或者其他类型）。
接下来，我们需要选择目标设备（FPGA 型号），然后点击"Next"继续。
在"Add Sources"页面，我们可以选择添加设计文件的方法。
Vivado 支持各种类型的设计文件，如VHDL、Verilog 等。
选择适当的选项并添加设计文件，然后点击"Next"继续。
在"Add Constraints"页面，我们可以选择添加约束文件的方法。
约束文件用于指定时序、布局等方面的限制，确保设计能够正确地合成和实现。
选择适当的选项并添加约束文件（如果有的话），然后点击"Next"。
在"Default Part"页面，我们需要选择目标设备的具体型号。
Vivado 提供了一个设备库，其中包含了大量的FPGA 型号和系列。
Vivado设计流程一、实验目的与实验要求1、实验目的本实验的目的是熟悉实验环境，学习如何使用Vivado 2015.4创建、综合、实现、仿真等功能。
2、实验要求（1）学习Vivado-Design-Flow.pdf、约束文件.ppt，在实验报告中回答以下问题：a) 描述Vivado 的设计流程b) 什么是网表c) 什么是约束文件？通过IO planning 完成的是什么方面的约束？d) Vivado 设计流程中，Synthesis 的作用是什么？e) Vivado 设计流程中，Implementation 的作用是什么？（2）在实验报告中提交上述实验内容的Verilog 代码、仿真结果图、RTL 详细设计图（参考Vivado-Design-Flow.pdf 第11 页Open Elaborated Design—>Schematic）、综合实现图（参考Vivado-Design-Flow.pdf 第13 页Open Synthesized Design—>Schematic）以及实验现象图（照片）；（3）提交实验报告和完整的工程文件。
二、实验设备（环境）及要求（1）Xilinx Ego1实验平台。
（2）OS：Win7 64位（3）Software：Vivado15.4开发工具三、实验内容与步骤（1）实验内容a)学习视频，了解Vivado设计流程和功能：“EGO五分钟快速上手.mp4”和“EGo五分钟搭建你的数字积木.mp4”。
b)按照“Ego五分钟快速上手——流水灯.pdf”完成流水灯实验。
c)学习Vivado-Design-Flow.pdf、约束文件.ppt，回答问题。
（2）主要步骤a)在Vivado中创建RTL设计，新建一个名为vivado_design_flow的空白工程。
b)模块代码如下：module flowing_light(input clk,input rst,output [15:0] led);reg[23:0]cnt_reg;reg[15:0]light_reg;always@(posedge clk)beginif(rst)cnt_reg<=0;elsecnt_reg<=cnt_reg+1;endalways@(posedge clk)beginif(rst)light_reg<=16'h0001;else if (cnt_reg == 24'hffffff)beginif(light_reg == 16'h8000)light_reg<=16'h0001;elselight_reg<=light_reg<<1;endendassign led = light_reg;endmodulec)RTL门级结构图：图1: RTL门级结构图d)综合Run Synthesis实现图图2：综合最终设计图e)添加约束文件，按照对应管脚，综合、实现进行管脚约束：set_property PACKAGE_PIN F6 [get_ports {led[15]}]set_property PACKAGE_PIN G4 [get_ports {led[14]}]set_property PACKAGE_PIN G3 [get_ports {led[13]}]set_property PACKAGE_PIN J4 [get_ports {led[12]}]set_property PACKAGE_PIN H4 [get_ports {led[11]}]set_property PACKAGE_PIN J3 [get_ports {led[10]}]set_property PACKAGE_PIN J2 [get_ports {led[9]}]set_property PACKAGE_PIN K2 [get_ports {led[8]}]set_property PACKAGE_PIN K1 [get_ports {led[7]}]set_property PACKAGE_PIN H6 [get_ports {led[6]}]set_property PACKAGE_PIN H5 [get_ports {led[5]}]set_property PACKAGE_PIN J5 [get_ports {led[4]}]set_property PACKAGE_PIN K6 [get_ports {led[3]}]set_property PACKAGE_PIN L1 [get_ports {led[2]}]set_property PACKAGE_PIN M1 [get_ports {led[1]}]set_property PACKAGE_PIN K3 [get_ports {led[0]}]set_property PACKAGE_PIN P17 [get_ports clk]set_property PACKAGE_PIN R15 [get_ports rst]set_property IOSTANDARD LVCMOS33 [get_ports {led[15]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[14]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[13]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[12]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[11]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[10]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[9]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[8]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[7]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[6]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[5]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[4]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}] set_property IOSTANDARD LVCMOS33 [get_ports clk]set_property IOSTANDARD LVCMOS33 [get_ports rst]f)测试激励仿真代码：module test( );reg clk;reg rst;wire [3 : 0] led;flowing_light u0(.clk(clk),.rst(rst),.led(led) );parameter PERIOD = 10;always beginclk = 1'b0;#(PERIOD/2) clk = 1'b1;#(PERIOD/2);endinitial beginclk = 1'b0;rst = 1'b0;#100;rst = 1'b1;#100;rst = 1'b0;endendmodule进行行为仿真，得到并验证波形图g)添加时序约束，设置clock的最大和最小的delay timeh)最后进行综合，生成比特流文件，加载到板子上进行调试分析。
Vivado Implementation 策略Vivado 是由赛灵思公司（Xilinx）推出的一款集成电路开发工具，专门用于 FPGA／CPLD 的设计、仿真、调试和实现。
Vivado Implementation 策略指的是在使用 Vivado 进行 FPGA 设计时，针对不同的项目需求和目标硬件评台，制定合适的实现策略，以优化设计的性能、功耗和资源利用率。
下面我们来探讨一些常见的 Vivado Implementation 策略。
一、时序约束优化在 FPGA 设计中，时序约束的准确性对于设计的性能至关重要。
通过合理地设置时序约束，可以确保设计在目标时钟频率下能够正常工作，并且最大化地利用 FPGA 资源。
时序约束还可以帮助 Vivado 在实现过程中更好地优化逻辑综合和布局布线，进而提高设计的时序稳定性和抗干扰能力。
在进行 Vivado Implementation 时，需要仔细分析设计中的关键路径，准确设置时序约束，并根据需要进行时序优化，以达到设计的性能指标。
二、资源利用率优化在 FPGA 设计中，资源利用率优化是指在实现过程中最大化地利用FPGA 提供的逻辑单元、存储单元和 DSP 资源，以及减少设计对资源的竞争和冲突。
为此，在进行 Vivado Implementation 时，可以采取一些策略来优化资源利用率，例如合并逻辑、减少冗余逻辑、优化存储器结构、合理分配 DSP 资源等。
通过合理的资源利用率优化，可以有效降低设计的成本和功耗，提高设计的可靠性和稳定性。
三、功耗优化随着移动设备、物联网、人工智能等应用的不断发展，对于 FPGA 设计的功耗要求也越来越高。
在 Vivado Implementation 过程中，需要采取一些策略来优化设计的功耗。
可以通过减少逻辑单元、优化时钟管理、采用低功耗 IP 核等方式来降低设计的功耗。
还可以利用Vivado 提供的功耗分析工具来评估设计的功耗情况，进一步优化设计的功耗性能。
【精品博文】Vivado中使用逻辑分析仪ILA一个双肩背包有多难？戳一下试试看！→_→长摁识别FPGA综合出来的电路都在芯片内部，基本上是没法用示波器或者逻辑分析仪器去测量信号的，所以xilinx等厂家就发明了内置的逻辑分析仪。
在vivado中叫 ILA（Integrated Logic Analyzer），之前在ISE中是叫ChipScope。
基本原理就是用fpga内部的门电路去搭建一个逻辑分析仪，综合成一个ILA的core核伸出许多probe去探测信号线。
下面逐步讲解在线debug的过程，主要侧重ILA中clock domain的正确使用。
第一大部分添加被测信号线通常有两种方式：1、在代码中添加这么一句 (*MARK_DEBUG="TRUE"*) 。
不管是reg还是wire型的，接口信号或者内部变量，都可以添加。
2、在Setup Debug过程中，直接添加Netlist我一般是，常用信号都加DEBUG标识，临时测量的就手动加net，需要的就加，不要的就删。
第二大部分生成ILA模块1.完成综合之后，Open Synth Design，点里面的Set Up Debug2.按需要选一个3.进去之后，就可以添加/删除被测net。
如果提示没有参考时钟，右键选择一个合适的即可4.选择FIFO深度。
这个深度可以选很大，每个被测信号都会得到这么大的一个FIFO，所以逻辑分析仪非常占用bram资源！合理设置触发条件，FIFO就不用选太大的。
5.我这里再跳回上一步选时钟域的部分，结合上面的FIFO来说明选取clock domain的重要性。
时钟域的选择会影响两大方面：生成几个ILA核，以及能探测多少时间。
1) 选了3个时钟就一定会生成3个ILA核，毕竟给D触发器的clk不一样嘛；2) FIFO的参考时钟不同，直接决定FIFO多久会被存满；比如我这个设计中有3个时钟进来 50mhz 20mhz 以及8mhz转400khz给IIC用。
vivado block design vcs方针-回复Vivado是一款由Xilinx开发的集成电路设计工具，可用于设计和验证复杂的数字系统。
Vivado Block Design（VBD）是Vivado中的一项功能，在设计过程中起到了重要的作用。
在本文中，我们将详细介绍Vivado Block Design的基本原理、应用场景及操作步骤。
一、Vivado Block Design的基本原理Vivado Block Design是一种基于片上系统（SoC）的设计方法，它使用图形化的界面来描述和组合各种IP核（Intellectual Property Core），并将它们连接成一个完整的系统。
这种设计方法相对于传统的代码设计方法，具有更高的抽象层次和更高的可重用性。
在Vivado Block Design中，设计师可以使用各种IP核，例如处理器核、内存控制器、高速串行接口、数字信号处理器等等，来构建他们想要的系统。
通过直观的界面，设计师可以轻松地将IP核拖放到设计中，并使用连接线将它们连接起来。
Vivado Block Design还提供了其他功能，例如时序分析、布局和布线等，以帮助设计师优化系统性能。
二、Vivado Block Design的应用场景Vivado Block Design广泛应用于各种数字系统的设计中，特别是在SoC设计中起到了重要的作用。
以下是一些常见的应用场景：1.嵌入式系统设计：Vivado Block Design可用于设计嵌入式系统，例如使用ARM Cortex处理器，并与外部设备（例如DDR内存、闪存、以太网等）进行交互。
2.高速数字接口设计：Vivado Block Design支持各种高速数字接口标准，例如PCI Express、USB、以太网等。
设计师可以使用各种IP核来实现这些接口，并使用VBD的界面将其连接到其他部分。
3.数字信号处理（DSP）系统设计：VBD是设计数字信号处理系统的理想工具。
