Verilog实验指导书(1)

实验步骤1．打开Quartus II工作环境，如图1所示。

图1 打开Quartus II工作环境2．新建一个Quartus工程，在File菜单中选择New Project Wizard帮助新建工程。

打开Wizard之后，界面如图2所示。

点击Next，输入工程工作路径、工程文件名以及顶层实体名。

注意：这里输入的顶层实体名字必须与之后设计文件（比如.v文件）的顶层实体名相同，默认实体名与工程文件名相同，本次实验采用这种命名方法，当然用户也可以根据需要输入不同的实体名。

工作路径：E:\xinjian工程文件名：led顶层实体名：led输入结束后如图3所示。

输入结束后点击Next。

图2 New Project Wizard界面图3 输入设计工程信息3．添加设计文件，界面如图4所示。

如果用户之前已经有设计文件（比如.v文件），那么再次添加相应文件，如果没有完成的设计文件，点击Next，之后添加并且编辑设计文件。

图4 添加设计文件4．选择设计所用器件。

由于本次实验使用Altera公司提供的DE2开发板，用户必须选择与DE2开发板相对应的FPGA器件型号。

在Family菜单中选择CycloneII在Target device选项框中选择Specific device selected in ‘A vailable devices’ list 在A vailable device列表中选择EP2C35F672C6这个型号的器件。

完成后如图5所示，点击Next。

图5 选择相应器件5．设置EDA工具。

设计中可能会用到的EDA工具有综合工具、仿真工具以及时序分析工具。

在本次实验中不使用这些工具，因此点击Next直接跳过设置。

图6 设置EDA工具6．查看新建工程总结。

在基本设计完成后，Quartus II会自动生成一个总结让用户核对之前的设计（如图7所示），确认后点击Finish完成新建。

图7 新建工程总结在完成新建后，Quartus II界面中Project Navigator的Hierarchy标签栏中会出现用户正在设计的工程名以及所选用的器件型号，如图8所示。

实验三、3-8译码器的设计一、实验目的1、学会用Verilog语言的描述方式来设计电路;2、掌握3-8译码器的设计方法；3、掌握迁else语句和case语句的使用方法。

二、实验原理1.设计电路的接口描述输入变量为三个A,B,C,输出变量有8个，即Y0~Y7。

G1,G2A,G2B为选通输入，仅当Gl=l, G2A=0, G2B=0时，译码器能够正确输出，否则，译码器输出无效，Y0~Y7均为高电平“ 11111111"。

2.电路设计基本方法译码器输出连接8个二极管，低电平显示输出端有效。

三、实验内容1、用Verilog语言设计3-8译码器（Verilog程序代码和仿真的波形图附在实验报告后面）。

2、下载并验证结果。

四、实验结果1、详细的描述你的设计思路。

根据38译码器工作原理，我设计了四个输入，即三个译码输入以及使能端，八个输出，对照38译码器真值表实现功能能即可；在此处实验，我设计了 if-else嵌套，case有限状态机，以及带算法实现三种方法。

接下来我就逐一比较分析。

方案一：module trans（input wire [2:0] data in, //三线输入，高电平有效input en, //使能端，低电平有效output reg [7:0] data_out〃8 线输出，低电平有效）；always©(data_in or en) beginif (!en)if(data_in==3, bOOO)data_out=8, blllllllO;else if(data_in==3, bOOl)data_out=8, bllllllOl;else if (data_in=3‘bOlO)data_out=8, blllllOll;else if(data_in==3, bOll)data_out=8, bllllOlll;else if (data_in=3‘blOO)data_out=8, blllOllll;else if(data_in==3, blOl)data_out=8, bllOlllll;else if (data_in=3‘bllO)data_out=8, blOllllll;else if(data_in==3, bill)data_out=8, bOlllllll;elsedata_out=8, hff;endendmodule此方法可以实现38译码，缺点是多个if-else嵌套，逻辑较为复杂，程序可读性不高，并且在想扩展至更多功能，比如4-16, 5-32, 6-64甚至更多译码时，难以实现，工作量大。

电子科技大学计算机科学与工程学院实验指导书实验名称Verilog组合逻辑设计电子科技大学教务处制表一、概述本实验使用Xilinx ISE软件和Verilog语言进行组合逻辑的设计与实现。

实验内容包括1．3-8译码器的设计和实现。

2．4位并行进位加法器的设计和实现。

3．两输入4位多路选择器的设计和实现。

实验要求如下：1．采用Verilog语言设计，则使用门级方式进行描述。

2．编写仿真测试代码。

3．编写约束文件，使输入、输出信号与开发板的引脚对应。

4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。

二、实验原理：1．74x138译码器是输出低有效的3-8译码器。

表1所示为74x138译码器的真值表。

12_2_ 0_1_2_3_4_5_6_7_G G G A L G B LY L C B A GY L C B A GY L C B A GY L C B A GY L C B A GY L C B A GY L C B A GY L C B A G=⋅⋅=⋅⋅⋅=⋅⋅⋅=⋅⋅⋅=⋅⋅⋅=⋅⋅⋅=⋅⋅⋅=⋅⋅⋅=⋅⋅⋅根据上述函数表达式，可画出逻辑电路图为。

图1 3-8译码器的逻辑电路图2. 数据选择器的逻辑功能是根据地址选择端的控制，从多路输入数据中选择一路数据输出。

因此，它可实现时分多路传输电路中发送端电子开关的功能，故又称为复用器（Multiplexer）,并用MUX来表示。

表2 2输入1位多路选择器的真值表数据输入选择控制S 输出Y D0 D10 0 0 00 1 00 1 0 0 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 101为选择控制端，Y 为数据选择器的输出，根据真值表可写出它的输出函数表达式为：01Y SD SD =+如果输入再加上低有效的输入使能端，则输出的表达式变为0101_()__Y EN L SD SD EN L S D EN L S D =⋅+=⋅⋅+⋅⋅根据上述函数表达式，可画出2输入4位多路选择器的逻辑电路图为。

Verilog实验报告班级：学号：姓名：实验1 :用 Verilog HDL 程序实现直通线1 实验要求：(1) 编写一位直通线的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 建议用模式 52 试验程序：module wl(in,out);input in;output out;wire out;assign out=in;endmodule3 测试基准：`include “wl.v”module wl_tb;reg in_tb;wire out_tb;initialbeginin_tb =0;#100 in_tb =1;#130 in_tb =0;endendmodule4 仿真图形：实验2 ：用 Verilog HDL 程序实现一位四选一多路选择器1实验要求:(1) 编写一位四选一多路选择器的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4)建议用模式 52 试验程序：module mux4_to_1 (out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3;input s1, s0;reg out;always @ (s1 or s0 or i0 or i1 or i2 or i3)begincase ({s1, s0})2'b00: out=i0;2'b01: out=i1;2'b10: out=i2;2'b11: out=i3;default: out=1'bx;endcaseendendmodule3 测试基准：`include "mux4_to_1.v"module mux4_to_1_tb1;reg ain,bin,cin,din;reg[1:0] select;reg clock;wire outw;initialbeginain=0;bin=0;cin=0;din=0;select=2'b00;clock=0;endalways #50 clock=~clock;always @(posedge clock)begin#1 ain={$random} %2;#3 bin={$random} %2;#5 cin={$random} %2;#7 din={$random} %2;endalways #1000 select[0]=!select[0];always #2000 select[1]=!select[1];mux4_to_1 m(.out(outw),.i0(ain),.i1(bin),.i2(cin),.i3(din),.s1(select[1]),.s0(select[0])); endmodule4 仿真图形：实验3：用 Verilog HDL 程序实现十进制计数器1实验要求:(1) 编写十进制计数器的 Veirlog HDL 程序. 有清零端与进位端, 进位端出在输出为 9 时为高电平.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2 实验程序：module counter_10c (Q, clock, clear, ov);output [3:0] Q;output ov;input clock, clear;reg [3:0] Q;reg ov;initial Q=4'b0000;always @ (posedge clear or negedge clock)beginif (clear)Q<=4'b0;else if (Q==8)beginQ<=Q+1;ov<=1'b1;endelse if (Q==9)beginQ<=4'b0000;ov<=1'b0;endelsebeginQ<=Q+1;ov<=1'b0;endendendmodule3 测试基准：`include"./counter_10c.v"module counter_10c_tb;wire[3:0] D_out;reg clk,clr;wire c_out;reg[3:0] temp;initialbeginclk=0;clr=0;#100 clr=1;#20 clr=0;endalways #20 clk=~clk;counter_10c m_1(.Q(D_out),.clear(clr),.clock(clk),.ov(c_out)); endmodule4 仿真波形：实验4 ：用 Verilog HDL 程序实现序列检测器1 实验要求:、(1) 编写序列检测器的 Veirlog HDL 程序. 检测串行输入的数据序列中是否有目标序列5'b10010, 检测到指定序列后, 用一个端口输出高电平表示.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2试验程序：module e15d1_seqdet( x, z, clk, rst);input x,clk, rst;output z;reg [2:0] state;wire z;parameter IDLE = 3 'd0,A = 3'd1,B = 3'd2,C = 3'd3,D = 3'd4,E = 3'd5,F = 3'd6,G = 3'd7;assign z =(state==D && x==0)?1:0;always @(posedge clk or negedge rst)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE: if(x==1)state<=A;else state<=IDLE;A: if (x==0)state<=B;else state<=A;B: if (x==0)state<=C;else state<=F;C: if(x==1)state<=D;else state<=G;D: if(x==0)state<=E;else state<=A;E: if(x==0)state<=C;else state<=A;F: if(x==1)state<=A;else state<=B;G: if(x==1)state<=F;else state <=G;default: state<=IDLE;endcaseendmodule３测试基准：`include"e15d1_seqdet.v"`timescale 1ns/1ns`define halfperiod 20module e15d1_seqdet_tb;reg clk, rst;reg [23:0] data;wire z;reg x;initialbeginclk =0;rst =1;#2 rst =0;#30 rst =1;data= 20 'b1100_1001_0000_1001_0100;#(`halfperiod*1000) $stop;endalways #(`halfperiod) clk=~clk;always @ (posedge clk)begin#2 data={data[22:0],data[23]};x=data[23];ende15d1_seqdet m(.x(x),.z(z),.clk(clk),.rst(rst)); endmodule４仿真波形：。