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数字逻辑课后答案 第五章

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数字逻辑与数字系统四五六章答案

数字逻辑与数字系统四五六章答案

第四章习题答案1.设计4个寄存器堆。

解：寄存器组2. 设计具有4个寄存器的队列。

解：输入数据输出数据3．设计具有4个寄存器的堆栈解：可用具有左移、右移的移位寄存器构成堆栈。

栈顶SR 1SR 2SR 3输入数据输出数据压入弹出4．SRAM 、DRAM 的区别解：DRAM 表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。

数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。

电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。

DRAM 拥有更高的密度，常常用于PC 中的主存储器。

SRAM 是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM 要快。

SRAM 常常用于高速缓冲存储器，因为它有更高的速率；5. 为什么DRAM 采用行选通和列选通解：DRAM 存储器读/写周期时，在行选通信号RAS 有效下输入行地址，在列选通信号CAS 有效下输入列地址。

如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。

由于DRAM 需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS 有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。

每当一个行地址信号RAS 有效选中某一行时，该行的所有存储体单元进行刷新。

6. 用ROM 实现二进制码到余3码转换 解： 真值表如下：8421码余三码 B 3B 2BG 3G 2G1B 01G 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 010 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 10 0最小项表达式为：G 3=∑)9,8,7,6,5( G 2=∑)9,4,3,2,1( G 1=∑)8,7,4,3,0( G 0=∑)8,6,4,2,0( 阵列图为：G 3G 2G 1GB 3B 2B 1B B 07. 用ROM 实现8位二进制码到8421码转换解：输入为8位二进制数，输出为3位BCD 码，12位二进制数，所以，所需ROM 的容量为：28*12=30728.ROM、EPROM和EEPROM的区别解：ROM 指的是“只读存储器”，即Read-Only Memory。

数电第五版(阎石)第五章课后习题及答案pptx

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03
习题三答案ຫໍສະໝຸດ 习题三第1题答案1.1 逻辑函数的表示方法 1.1答案：逻辑函数有多种表示方法， 如真值表、逻辑表达式、波形图和卡
诺图等。
1.2 逻辑函数的化简方法
1.2答案：逻辑函数的化简方法包括代 数法、公式法和卡诺图法等。
1.3 逻辑函数的运算规则
1.3答案：逻辑函数的运算规则包括与、 或、非等基本运算，以及与或、与非、 或非等复合运算。
习题一第3题答案
总结词
卡诺图化简
答案
通过卡诺图化简，我们得到最简的逻 辑表达式为(F = A'B + A'C + BC)。
02
习题二答案
习题二第1题答案
总结词
逻辑函数的表示方法
详细描述
逻辑函数的表示方法有真值表、逻辑表达式、逻辑图和波形图等。这些表示方法各有特 点，可以根据具体需求选择使用。真值表可以清晰地表示输入和输出之间的逻辑关系； 逻辑表达式简化了函数表示，便于分析和计算；逻辑图能够直观地展示逻辑函数的结构
习题三第2题答案
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2.1 逻辑函数的化简步骤
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2.1答案：逻辑函数的化简步骤包括合并项、消去项和简 化表达式等。
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2.2 逻辑函数的化简技巧
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2.2答案：逻辑函数的化简技巧包括利用运算规则、消去 项和合并项等。
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和功能；波形图则可以反映函数在时间序列上的动态变化。
习题二第2题答案
总结词
逻辑函数的化简方法
详细描述
逻辑函数的化简方法有多种，包括公式化简法、卡诺 图化简法和布尔代数化简法等。公式化简法基于逻辑 代数的基本公式和规则，通过简化表达式得到最简结 果；卡诺图化简法利用卡诺图的性质，通过图形直观 地找出最小项的组合，从而得到最简逻辑函数表达式 ；布尔代数化简法则通过代数运算简化逻辑函数。这 些化简方法各有优缺点，应根据具体情况选择使用。

数字逻辑第5章习题参考解答

数字逻辑第5章习题参考解答

5.31BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。

”写出真值表并找出BUT门输出的最小“积之和”表达式。

画出用“与非-与非”电路实现该表达式的逻辑图，假设只有未取反的输入可用。

你可以从74x00、04、10、20、30组件中选用门电路。

解：真值表如下利用卡诺图进行化简，可以得到最小积之和表达式为Y1=A1·B1·A2’+A1·B1·B2’Y2=A1’·A2·B2+B1’·A2·B2Y2采用74x04得到各反相器采用74x10得到3输入与非采用74x00得到2输入与非5.32做出练习题5.31定义的BUT门的门级设计，要求以cmos实现时使用的晶体管数目最少，可以从74x00、04、10、20、30组件中选用门电路.写出输出表达式（不一定是二级“积之和”）并画出逻辑图。

解：cmos晶体管用量：反相器2个2输入与非门4个3输入与非门6个为了尽量减少晶体管用量，可以采用下列表达式，以便实现器件的重复使用：F1=(A1·B1)·(A2’+B2’)=(A1·B1)·(A2·B2)’=[(A1·B1)’+(A2·B2)’’]’F2=[(A2·B2)’+(A1·B1)’’]’电路图：晶体管用量：20只（原设计中晶体管用量为40只）5.34已知函数,,,(3,7,11,12,13,14)W X Y Z F =∑，说明如何利用练习题5.31定义的单个BUT 门和单个二输入或门实现F.解：BUT 门输出采用最小项和的形式表达为()∑=2,2,1,114,13,121B A B A Y ，()∑=2,2,1,111,7,32B A B A Y将两个输出相或就可以得到要求实现的函数。

5.19指出用一块或多块74x138或74x139二进制译码器以及与非门，如何构建下面每个单输出或多输出的逻辑功能（提示：每个实现等效于一个最小项之和）。

《数字逻辑》鲍家元、毛文林高等教育出版社课后答案【khdaw_lxywyl】

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kh da w. co m
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2.21 直接根据逻辑表达式，填写卡诺图并化简下列各式为最简 “与或”表达式。 ⑴ F = B+AC ⑵F=D
2.26 如果输入只有原变量而无反变量。用禁止法将下列函数转换 成可用最少的与非门实现，并画出逻辑图。 ⑴ F = AC BC AB BC (逻辑图略) ⑵ F = AABC•BABC ⑶ F = C AB B AB (逻辑图略) ⑷ F = XY Z (逻辑图略) 2.29 确定习图2-1中的输入变量，并使输出功能为： F (A,B,C,D) = ∑m(6,7,12,13 ) 解： F (A,B,C,D) = (AB) ⊕(BC)
(5) F = (B+C+D) (B+C+D) (A+C+D)
ww
⑹ F = D+BC+ABC = (B+C+D) (B+C+D) (A+C+D)
w.
⑸ F = AC+BD = (A+C) (B+C)
课
= (A+D) (B+C) (B+D)
后
(6) F = (B+D) (B+C) (A+C+D) (A+C+D) ⑶ F = ABC+ABD+ACD (7) F = CE = (A+C) (C+D) (B+D) (A+B+C) (8) F = (A+D) (B+D) (A+B+C) (B+C+E) (A+C+E) ⑷ F = AB+CD = (C+D) (B+C) (A+C) 或

数字逻辑与数字系统智慧树知到课后章节答案2023年下天津大学

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数字逻辑与数字系统智慧树知到课后章节答案2023年下天津大学天津大学第一章测试1.十进制数(119)10转换为八进制数是答案:1672.十六进制数（1C4）16转换成十进制数是答案:4523.n个变量可以构成（）个最大项或最小项答案:4.负二进制数的补码等于答案:反码加15.已知输入A、B和输出Y的波形如图所示，能实现此波形的门电路是（）答案:同或门6.补码由原码按位取反加1答案:错7.增加位宽的方法有零扩展和符号扩展两种答案:对8.相同功能的逻辑门中扇入数越多，逻辑门越复杂答案:对9.两输入的逻辑门包括答案:或门;异或门;与门10.关于二进制的相关说法正确的是答案:零扩展的负数会变化;用补码实现原码的减法;原码不能计算负数加法第二章测试1.下列逻辑等式中不成立的是答案:2.布尔代数的与或非，运算优先级是 ( )答案:非>与>或3.关于无关项X，说法错误的是（）答案:所有无关项X一定出现在最简表达式的圈中4.布尔代数就是二值数学运算（）答案:错5.组合逻辑电路是无记忆的 ( )答案:对6.卡诺图的编码采用格雷码 ( )答案:对7.译码器具有N个输入和2N个输出，且输出具有独热性( )答案:对8.关于组合逻辑电路说法正确的是（）答案:组合逻辑电路的输出仅仅取决于当前输入;大的组合逻辑电路可以由小的组合逻辑电路构成;组合逻辑电路是无记忆的;组合逻辑电路不包含回路9.下列表达式成立的是（）答案:AB = BA;B(B+C) = B;A+B=B+A10.卡诺图的画圈原则中，说法正确的是( )答案:质主蕴含项一定出现在最简解中;最简表达式一定含有最少的圆圈数目;质主蕴含项一定是能圈的最大圈;最简表达式中有时都是非质主蕴含项第三章测试1.64位行波进位加法器的延迟为（）。

假设全加器的延迟是450ps。

答案:28.8ns2.在SystemVerilog模块中定义一个端口必须指明哪些要素（）。

答案:方向;名字3.logic类型的变量会被综合为（）电路。

大学_数字逻辑第四版(欧阳星明著)课后习题答案下载

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数字逻辑第四版（欧阳星明著）课后习题答案下载数字逻辑第四版（欧阳星明著）课后答案下载第1章基础概念11.1概述11.2基础知识21.2.1脉冲信号21.2.2半导体的导电特性41.2.3二极管开关特性81.2.4三极管开关特性101.2.5三极管3种连接方法131.3逻辑门电路141.3.1DTL门电路151.3.2TTL门电路161.3.3CML门电路181.4逻辑代数与基本逻辑运算201.4.1析取联结词与正“或”门电路201.4.2合取联结词与正“与”门电路211.4.3否定联结词与“非”门电路221.4.4复合逻辑门电路221.4.5双条件联结词与“同或”电路241.4.6不可兼或联结词与“异或”电路241.5触发器基本概念与分类251.5.1触发器与时钟271.5.2基本RS触发器271.5.3可控RS触发器291.5.4主从式JK触发器311.5.5D型触发器341.5.6T型触发器37习题38第2章数字编码与逻辑代数392.1数字系统中的编码表示392.1.1原码、补码、反码412.1.2原码、反码、补码的运算举例472.1.3基于计算性质的几种常用二-十进制编码48 2.1.4基于传输性质的几种可靠性编码512.2逻辑代数基础与逻辑函数化简572.2.1逻辑代数的基本定理和规则572.2.2逻辑函数及逻辑函数的表示方式592.2.3逻辑函数的标准形式622.2.4利用基本定理简化逻辑函数662.2.5利用卡诺图简化逻辑函数68习题74第3章数字系统基本概念763.1数字系统模型概述763.1.1组合逻辑模型773.1.2时序逻辑模型773.2组合逻辑模型结构的数字系统分析与设计81 3.2.1组合逻辑功能部件分析813.2.2组合逻辑功能部件设计853.3时序逻辑模型下的数字系统分析与设计923.3.1同步与异步933.3.2同步数字系统功能部件分析943.3.3同步数字系统功能部件设计993.3.4异步数字系统分析与设计1143.4基于中规模集成电路(MSI)的数字系统设计1263.4.1中规模集成电路设计方法1263.4.2中规模集成电路设计举例127习题138第4章可编程逻辑器件1424.1可编程逻辑器件(PLD)演变1424.1.1可编程逻辑器件(PLD)1444.1.2可编程只读存储器(PROM)1464.1.3现场可编程逻辑阵列(FPLA)1484.1.4可编程阵列逻辑(PAL)1494.1.5通用阵列逻辑(GAL)1524.2可编程器件设计1604.2.1可编程器件开发工具演变1604.2.2可编程器件设计过程与举例1604.3两种常用的HDPLD可编程逻辑器件164 4.3.1按集成度分类的可编程逻辑器件164 4.3.2CPLD可编程器件1654.3.3FPGA可编程器件169习题173第5章VHDL基础1755.1VHDL简介1755.2VHDL程序结构1765.2.1实体1765.2.2结构体1805.2.3程序包1835.2.4库1845.2.5配置1865.2.6VHDL子程序1875.3VHDL中结构体的描述方式190 5.3.1结构体的行为描述方式190 5.3.2结构体的数据流描述方式192 5.3.3结构体的结构描述方式192 5.4VHDL要素1955.4.1VHDL文字规则1955.4.2VHDL中的数据对象1965.4.3VHDL中的数据类型1975.4.4VHDL的运算操作符2015.4.5VHDL的预定义属性2035.5VHDL的顺序描述语句2055.5.1wait等待语句2055.5.2赋值语句2065.5.3转向控制语句2075.5.4空语句2125.6VHDL的并行描述语句2125.6.1并行信号赋值语句2125.6.2块语句2175.6.3进程语句2175.6.4生成语句2195.6.5元件例化语句2215.6.6时间延迟语句222习题223第6章数字系统功能模块设计2556.1数字系统功能模块2256.1.1功能模块概念2256.1.2功能模块外特性及设计过程2266.2基于组合逻辑模型下的VHDL设计226 6.2.1基本逻辑门电路设计2266.2.2比较器设计2296.2.3代码转换器设计2316.2.4多路选择器与多路分配器设计2326.2.5运算类功能部件设计2336.2.6译码器设计2376.2.7总线隔离器设计2386.3基于时序逻辑模型下的VHDL设计2406.3.1寄存器设计2406.3.2计数器设计2426.3.3并/串转换器设计2456.3.4串/并转换器设计2466.3.5七段数字显示器(LED)原理分析与设计247 6.4复杂数字系统设计举例2506.4.1高速传输通道设计2506.4.2多处理机共享数据保护锁设计257习题265第7章系统集成2667.1系统集成基础知识2667.1.1系统集成概念2667.1.2系统层次结构模式2687.1.3系统集成步骤2697.2系统集成规范2717.2.1基于总线方式的互连结构2717.2.2路由协议2767.2.3系统安全规范与防御2817.2.4时间同步2837.3数字系统的非功能设计2867.3.1数字系统中信号传输竞争与险象2867.3.2故障注入2887.3.3数字系统测试2907.3.4低能耗系统与多时钟技术292习题295数字逻辑第四版（欧阳星明著）：内容提要点击此处下载数字逻辑第四版（欧阳星明著）课后答案数字逻辑第四版（欧阳星明著）：目录本书从理论基础和实践出发，对数字系统的基础结构和现代设计方法与设计手段进行了深入浅出的论述，并选取作者在实际工程应用中的一些相关实例，来举例解释数字系统的设计方案。

《数字逻辑》第5章习题答案

(a) 图 A5.11 (b)
S3 01 11 10 C4
S2
S1
S0 C0
74LS283
A3 A2 A1 A0 B3 B2 B1 B0 1
【5-12】解：
1. 输出 F 的表达式为
F C0 AB C0 AB C1 AB C0 AB C1C0 AB
2. 用八选一数据选择器和门电路实现逻辑图如图 A5.12 所示。图中 D0=D3=D4=D7=B；D1=1；D2=0；D5=D6= B
F C1 C0 A F
2 MUX 1 G0 74LS151 7 0 EN 0 1 2 3 4 5 6 7 "1" B
图 A5.12
【5-13】解： 1. 输出函数表达式为
L AB
G AB
Q AB AB
该电路为一位数码比较器。 2. 将一位数码比较器的输出 L、Q、G 接到 74LS85 的串行输入端即可。 【5-14】解： 设合格为“1” ，通过为“1” ；反之为“0” 。根据题意，列真值表见表 A5.14。
0 0 0 1 0 0 0 1 0 1 0 1
化简可得
F ACD BCD ABCD ABCD AB(C D).CD AB
【5-16】解： 由图可知表达式为
Y ACD ABD BC CD
当 B=0 且 C=D=1 时：Y= A A 当 A=D=1 且 C=0 时：Y=B+ B 当 B=1,D=0 或 A=0,B=D=1 时：Y=C+ C 当 A=0,C=1 或 A=C=1,B=0 时：Y=D+ D 【5-17】解： 根据题意，列真值表见表 A5.16。
图 A5.5
P 1 AB ACD

数字逻辑第五章课后习题答案


&
&
&
&
X1
X2
X3
设计的脉冲异步时序电路
5-3、解：
X1
X3 x2 >
X3
A/0
<
X1
B/0
X3 X2
D/1
X1 X3
X1
X2
X2
C/0
原始状态图
现态
y A B C D
次态 yn+1
x1
x2
x3
B
A
A
B
C
A
B
A
D
B
A
A
原始状态表
输出
Z 0 0 0 1
5-4、解：（1）写出电路的激励函数和输出函数表达式： Y2=x2+x1y2 y—1+x—1y1; Y1=x2x1+x1y2—+x2—y1;Z=x2—y1 —
x2x1=11 c/-
c/-
c/-
○c /1
○c /1
最简流程表
x2x1=10 b/○b /1 b/-
12 3 45 67 8
CP Q1 Q2 Q3
时间图
5-2、解：表所示为最小化状态表，根据状态分配原则，无“列”相
邻（行相邻在脉冲异步时序电路中不适用。），在“输出”相邻
中，应给 AD、AC 分配相邻代码。取 A 为逻辑 0，如下卡诺图所示，
状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表如
J3 K3 CP3 010 010 110 010 011 011 111 011
次态
Q1(n+1) Q2(n+1 ) Q3(n+1)

在线网课《数字逻辑(山东联盟-烟台大学)》课后章节测试答案

绪论单元测试1【多选题】(5分)计算机的五大组成部分是（）、（）、（）、输入设备和输出设备。

A.控制器B.运算器C.硬盘D.存储器2【判断题】(5分)数字逻辑课程是计算机专业的一门学习硬件电路的专业基础课。

A.错B.对3【判断题】(5分)计算机的运算器是能够完成算术和逻辑运算的部件，逻辑运算比如与运算。

A.错B.对第一章测试1【单选题】(10分)与二进制数1101011.011对应的十六进制数为（）A.53.3B.73.3C.6B.3D.6B.62【单选题】(10分)与二进制数101.011等值的十进制数是（）A.5.175B.5.375C.3.625D.5.6753【单选题】(10分)（17）10对应的二进制数是（）A.10011B.101111C.10110D.100014【判断题】(10分)数字电路中用“1”和“0”分别表示两种状态,二者通常无大小之分A.错B.对5【判断题】(10分)格雷码具有任何相邻码只有一位码元不同的特性A.对B.错6【多选题】(20分)以下代码中为无权码的为()A.余三码B.格雷码C.5421BCD码D.8421BCD码7【单选题】(10分)十进制数25用8421BCD码表示为（）A.00100101B.11010C.11001D.101018【单选题】(10分)BCD码1001对应的余3BCD码是（）A.1011B.1100C.1000D.10109【单选题】(10分)8421BCD码001001010100转换成十进制数为（）A.252B.1250C.1124D.254第二章测试1【单选题】(5分)在何种输入情况下，“或非”运算的结果是逻辑0A.任一输入为0，其他输入为1B.全部输入是0C.全部输入是1D.任一输入为12【单选题】(5分)一个两输入端的门电路，当输入为1和0时，输出不是1的门是（）A.或门B.异或门C.与非门D.或非门3【多选题】(10分)求一个逻辑函数F的对偶式，可将F中的（）。

数字逻辑电路 刘常澍主编 第五章习题答案

5-30、分析图P5-30所示由两片中规模同步计数器CT74LS161构成的计数分频器的模值。

图中（1）为低位计数器，（2）为高位计数器。

图P5-30解：电路由两个计数器异步级联组成，计数器（1）用同步置数法构成一个十进制计数器，状态循环为0000~1001，即M1=10；计数器（2）用异步复位法构成一个九进制计数器，状态循环为0000~1000，即M2=9；在计数器（1）置入数值0000时，置数脉冲的上升沿供给计数器（2）一个CP脉冲，也就是计数器（1）向计数器（2）的进位。

整个计数器的模值M=M2×M1=9×10=90。

5-31、分析图P5-31所示由两片中规模同步计数器CT74LS161构成的计数分频器的模值，图中（1）为低位计数器，（2）为高位计数器。

图P5-31解：电路由两个CT74LS161计数器同步级联组成，都是十六进制计数器，计数器（1）在状态1111时CO=1，允许CP触发计数器（2）计数，计数器用异步复位法构成，在状态为（C8）16时产生复位信号，该状态不是计数循环状态，则计数循环为0~（C7）16，整个计数器的模值M=（C8）16，对应的十进制数为200，也可以写成M=200。

5-32、分析图P5-32所示由两片中规模同步计数器CT74LS160构成的计数分频器的模值，图中（1）为低位计数器，（2）为高位计数器。

图P5-32解：电路由两个CT74LS160计数器异步级联组成，计数器（1）是十进制计数器，M1=10，在状态1001时CO=1，反相后触发计数器（2）计数，计数器（2）用同步置数法构成，在状态为0101时产生置数信号，该状态应是计数循环状态，置入数值0000，则计数循环为0000~0101，M2=6。

M=M2×M1=6×10=60。

5-33、用同步十进制计数集成芯片CT74LS160采用异步复位法构成模值M为5的计数器，并画出接线图和全状态图。

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第五章 习题答案1. 画出与阵列编程点解：2. 画出或阵列编程点解：3. 与、或阵列均可编程，画出编程点。

解;-------X 1X 2X 3X 44. 4变量LUT 编程解：5. 用VHDL 写出4输入与门解： 源代码：LIBRARY IEEE ；USE IEEE .STD_LOGIC_1164.ALL ；ENTITY and4 ISPORT (a ，b ，c ，d ：IN STD_LOGIC ；x ：OUT STD_LOGIC ）；END and4；ARCHITECTURE and4_arc OF and4 ISBEGINx ＜＝a AND b AND c AND d ；END and4_arc ；6. 用VHDL 写出4输入或门解： 源代码：LIBRARY IEEE ；1A-BB -F 32A 0A 1A 2A 3SOP 输出USE IEEE.STD_LOGIC_1164.ALL；ENTITY or4 ISPORT (a，b，c，d：IN STD_LOGIC；x：OUT STD_LOGIC）；END or4；ARCHITECTURE or4_arc OF or4 ISBEGINx＜＝a OR b OR c OR d；END or4_arc；7.用VHDL写出SOP表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (a，b，c，d，e，f：IN STD_LOGIC；x：OUT STD_LOGIC）；END sop；ARCHITECTURE sop_arc OF sop ISBEGINx＜＝(a AND b) OR (c AND d) OR (e AND f)；END sop_arc；8.用VHDL写出布尔表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY boolean ISPORT (a，b，c：IN STD_LOGIC；f：OUT STD_LOGIC）；END boolean；ARCHITECTURE boolean_arc OF boolean ISBEGINf＜＝(a OR (NOT b)OR c) AND (a OR b OR(NOT c))AND ((NOT a) OR (NOT b) OR (NOT c))；END boolean_arc；9.用VHDL结构法写出SOP表达式解：源代码：――三输入与非门的逻辑描述LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY nand3 ISPORT (a，b，c：IN STD_LOGIC；x：OUT STD_LOGIC）；END nand3；ARCHITECTURE nand3_arc OF nand3 ISBEGINx＜＝NOT (a AND b AND c)；END nand3_arc；――顶层结构描述文件LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；out4：OUT STD_LOGIC)；END sop；ARCHITECTURE sop_arc OF sop ISCOMPONENT nand3PORT (a，b，c：IN STD_LOGIC；x：OUT STD_LOGIC）；END COMPONENT；SIGNAL out1，out2，out3：STD_LOGIC；BEGINu1：nand3 PORT MAP (in1，in2，in3，out1)；u2：nand3 PORT MAP (in4，in5，in6，out2)；u3：nand3 PORT MAP (in7，in8，in9，out3)；u4：nand3 PORT MAP (out1，out2，out3，out4)；END sop；10.用VHDL数据流法写出SOP表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；out4：OUT STD_LOGIC)；END sop；ARCHITECTURE sop_arc OF sop ISBEGINout4＜＝(in1 AND in2 AND in3) OR (in4 AND in5 AND in6 ) OR (in7 AND in8 AND in9)；END sop_arc；13.用VHDL设计3－8译码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY decoder_3_to_8 ISPORT（a，b，c，g1，g2a，g2b：IN STD_LOGIC；y：OUT STD_LOGIC _VECTOR（7 downto 0））；END decoder_3_to_8；ARCHITECTURE rt1 OF decoder_3_to_8 ISSIGNAL indata：STD_LOGIC _VECTOR（2 downto 0）；BEGINindata＜＝c & b & a；PROCESS（indata，g1，g2a，g2b）BEGINIF（g1＝′1′ AND g2a＝′0′ AND g2b＝′0′）THENCASE indata ISWHEN "000"＝＞y＜＝"11111110"；WHEN "001"＝＞y＜＝"11111101"；WHEN "010"＝＞y＜＝"11111011"；WHEN "011"＝＞y＜＝"11110111"；WHEN "100"＝＞y＜＝"11101111"；WHEN "101"＝＞y＜＝"11011111"；WHEN "110"＝＞y＜＝"10111111"；WHEN others＝＞y＜＝"01111111"；END CASE；ELSEy＜＝"11111111"；END IF；END PROCESS；END rt1；14.用VHDL设计七段显示译码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY segment7 ISPORT（xin：IN STD_LOGIC _VECTOR（3 downto 0）；lt，rbi：IN STD_LOGIC；yout：OUT STD_LOGIC _VECTOR（6 downto 0）；birbo：INOUT STD_LOGIC）；END segment7；ARCHITECTURE seg7448 OF segment7 ISSIGNAL sig_xin：STD_LOGIC _VECTOR（3 downto 0）；BEGINsig_xin＜＝xin；PROCESS（sig_xin，lt，rbi，birbo）BEGINIF（birbo＝′0′）THENyout＜＝"0000000"；ELSIF （lt＝′0′）THENyout＜＝"1111111"；birbo＜＝′1′；ELSIF （rbi＝′0′AND sig_xin＝"0000"）THENyout＜＝"0000000"；birbo＜＝′0′；ELSIF （rbi＝′1′ AND sig_xin＝"0000"）THENyout＜＝"1111110"；birbo＜＝′1′；ELSEbirbo＜＝′1′；CASE sig_xin ISWHEN "0001"＝＞yout＜＝"0110000"；WHEN "0010"＝＞yout＜＝"1101101"；WHEN "0011"＝＞yout＜＝"1111001"；WHEN "0100"＝＞yout＜＝"0110011"；WHEN "0101"＝＞yout＜＝"1011011"；WHEN "0110"＝＞yout＜＝"0011111"；WHEN "0111"＝＞yout＜＝"1110000"；WHEN "1000"＝＞yout＜＝"1111111"；WHEN "1001"＝＞yout＜＝"1110011"；WHEN others＝＞yout＜＝"0100011"；END CASE；END IF；END PROCESS；END seg7448；15.用VHDL设计8/3优先编码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY priorityencoder ISPORT（din：IN STD_LOGIC _VECTOR（7 downto 0）；ei：IN STD_LOGIC；yout：OUT STD_LOGIC _VECTOR（2 downto 0）；eo，gs：OUT STD_LOGIC）；END priorityencoder；ARCHITECTURE cod74148 OF priorityencoder IS BEGINPROCESS（ei，din）BEGINIF（ei＝′1′）THENyout＜＝"111"；eo＜＝′1′；gs＜＝′1′；ELSEIF(din(7)＝′0′ ) THENyout＜＝"000"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(6)＝′0′ ) THENyout ＜＝"001"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(5)＝′0′ ) THENyout＜＝"010"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(4)＝′0′ ) THENyout＜＝"011"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(3)＝′0′ ) THENyout＜＝"100"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(2)＝′0′ ) THENyout＜＝"101"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(1)＝′0′ ) THENyout＜＝"110"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(0)＝′0′ ) THENyout＜＝"111"；eo＜＝′1′；gs＜＝′0′；ELSIF(din＝"11111111") THENyout＜＝"111"；eo＜＝′0′；gs＜＝′1′；END IF；END IF；END PROCESS；END cod74148；16.用VHDL设计BCD码至二进制码转换器。