EDA之基本触发器和四选一数据选择器
- 格式：doc
- 大小：243.25 KB
- 文档页数：13
文档推荐
-
实验二4选1数据选择器的设计页数:2
-
四选一数据选择器源程序页数:4
-
八选一数据选择器页数:19
-
四选一数据选择器页数:1
-
四选一数据选择器的设计页数:2
-
4选1数据选择器页数:4
-
四选一数据选择器页数:2
下载文档原格式
合集下载
实验二 4选1数据选择器的设计
实验二 4选1数据选择器的设计实验二4选1数据选择器的设计实验二4选1数据选择器的设计实验学时：2学时实验类型：设计实验建议：必搞一、实验目的通过实验使学生掌控女团逻辑电路的eda原理图输出设计法，通过电路的仿真和硬件检验，使学生进一步介绍4挑选1数据选择器的功能。
二、实验原理数据选择器又叫“多路开关”。
数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。
数据选择器的功能类似一个多掷开关。
数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。
数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。
图14挑选1数据选择器原理图图1是一个4选1数据选择器，d3―d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。
三、实验内容设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。
四、实验步骤1）在maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。
并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。
3）在波形编辑方式下，编辑mux41.gdf的波形文件，并顺利完成输出信号d3,d2,d1和d0，掌控信号s1和s0电平的设置。
波形文件编辑完结后以mux41.scf为波形文件名计算机上安装。
继续执行仿真器simulator命令，仿真已经开始，观测仿真波形展开设计电路的功能检验。
五、实验结果1.4选1数据选择器的逻辑功能及真值表2.仿真波形。
EDA实训报告总结
实训心得短暂的一周实训已经过去了，对于我来说这一周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这一周实训中我自己的一些心得体会。
一周的实训已经过去了，我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对quartus ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是掌握了vhdl语言的基本设计思路和方法，我想这些会对我今后的学习起到很大的助推作用。
此外，还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知识这样才能在以后出去工作的实践过程中有所成果。
最后还要感谢学校为我们提供这样专业的实践平台还有瓮老师在一周实训以来的不断指导和同学的热情帮助。
总的来说，这次实训我收获很大。
同时，感谢大专两年来所有的老师，是你们为我解惑受业，不仅教授我专业知识，更教会我做人的道理。
这次eda实训让我感觉收获颇多，在这一周的实训中我们不仅巩固了以前学过的知识，而且还学到了怎样运用ｅｄａ设计三种波形的整个过程和思路，更加强了我们动手能力，同时也提高了我们的思考能力的锻炼，我们在写程序的同时还要学会要改程序，根据错误的地方去修改程序。
本文基于verilog hdl的乒乓球游戏机设计，利用verilog hdl语言编写程序实现其波形数据功能在分析了cpld技术的基础上，利用cpld开发工具对电路进行了设计和仿真，从分离器件到系统的分布，每一步都经过严格的波形仿真，以确保功能正常。
从整体上看来，实训课题的内容实现的功能都能实现，但也存在着不足和需要进一步改进的地方，为我今后的学习和工作奠下了坚实的基础。
通过此次的实训课题，掌握了制作乒乓球游戏机技术的原理及设计要领，学习并掌握了可编程逻辑电路的设计，掌握了软件、cpld元件的应用，受益匪浅，非常感谢瓮老师这一学期来的指导与教诲，感谢老师在学习上给予的指导，老师平常的工作也很忙，但是在我们学习的过程中，重来没有耽搁过，我们遇到问题问他，他重来都是很有耐心，不管问的学生有多少，他都细心的为每个学生讲解，学生们遇到的不能解决的，他都配合同学极力解决。
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)EDA实验报告实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M（A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
verilog4选一数据选择器原理(一)
verilog4选一数据选择器原理(一)Verilog中的4选1数据选择器简介在数字电路中，数据选择器是一种常见的电路组件，用于从多个数据输入中选择一个输出。
Verilog是一种硬件描述语言，广泛用于数字电路的设计和仿真。
本文将介绍Verilog中的4选1数据选择器的原理和实现方法。
原理4选1数据选择器有4个输入和1个输出。
根据选择信号，从4个输入中选择一个输入作为输出。
选择信号是2位的二进制数，共有4种可能的状态，每种状态对应一个输入。
当选择信号为00时，输出为第一个输入；当选择信号为01时，输出为第二个输入；当选择信号为10时，输出为第三个输入；当选择信号为11时，输出为第四个输入。
逻辑电路图以下是4选1数据选择器的逻辑电路图：______S0 ----| || |S1 ----| |----- Y|______|Verilog实现下面是实现4选1数据选择器的Verilog代码示例：module mux4to1 (input [3:0] D, input [1:0] S, outpu t Y);assign Y = (S[1] & S[0] & D[3]) | (S[1] & ~S[0] & D [2])| (~S[1] & S[0] & D[1]) | (~S[1] & ~S[0] & D[0]);endmodule在上面的代码中，D是4个输入的信号线，S是选择信号线，Y是输出信号线。
根据选择信号的不同状态，使用逻辑运算符进行输入的选取，然后将结果输出到输出信号线Y上。
仿真测试为了验证4选1数据选择器的正确性，可以进行仿真测试。
以下是一个简单的测试示例：module test_mux4to1;// Declare signalsreg [3:0] D;reg [1:0] S;wire Y;// Instantiate the modulemux4to1 mux (D, S, Y);// Stimulusinitial begin// Test case 1D = 4'b0001; S = 2'b00; // Expect Y to be 0 #10;// Test case 2D = 4'b0001; S = 2'b01; // Expect Y to be 0 #10;// Test case 3D = 4'b0001; S = 2'b10; // Expect Y to be 0 #10;// Test case 4D = 4'b0001; S = 2'b11; // Expect Y to be 1 #10;$finish;endendmodule上述代码中，D和S是输入信号，Y是输出信号。
EDA技术4选1多路选择器实验报告
改正实验过程的错误并处理报eda技术实验报告五实验数据及分析处理源程序用ifthen语句波形仿真结果eda技术实验报告rtl电路图六实验结果体会实验前熟悉数据选择器的工作原理实验过程中结合理论进行分析
实验报告
学院：电子信息工程学院专业：dianzi
电子信息工程技术2014年12月20日星期六
姓名
康杰
（二）实验原理：
4选1数据选择器有两个地址输入端：S1、S0；4个数据输入端：D、C、B、A；1个输出端Y。其真值表如表1示。
表14选1数据选择器真值表
地址输入
输出
S0
S1
Y
0
A
0
1
B
1
0
C
1
1
D
（三）实验仪器及器材
PC机一台；Quartus II软件一套；KHF-5型实验开发系统一套
（四）实验方法及步骤
学号
2013030341079
班级
2013电技二班
指导老师
余华
课程名称
EDA技术与VHDL
成绩
实验名称
4选1多路选择器
（一）实验目的：
1、熟悉数据选择器的工作原理；
2、掌握QuartusⅡ环境下4选1数据选择器的VHDL设计或原理图设计；
3、完成软件仿真，管脚配置后下载进行硬件测试。3、完成简单与非门电路的VHDL设计或原理图设计，仿真后下载到实验箱上进行硬件测试。
4，新建矢量波形文件.vwf；
5，用矢量波形文件.vwf测试VHDL文件.vhd；
6，实验箱通电、检查；
7，串口相连接PC与实验箱；
8，打开下载工具THRCPLD；
9，选择波特率、目标器件、所要下载的烧写程序.pof；
实验报告
学院：电子信息工程学院专业：dianzi
电子信息工程技术2014年12月20日星期六
姓名
康杰
（二）实验原理：
4选1数据选择器有两个地址输入端：S1、S0；4个数据输入端：D、C、B、A；1个输出端Y。其真值表如表1示。
表14选1数据选择器真值表
地址输入
输出
S0
S1
Y
0
A
0
1
B
1
0
C
1
1
D
（三）实验仪器及器材
PC机一台；Quartus II软件一套；KHF-5型实验开发系统一套
（四）实验方法及步骤
学号
2013030341079
班级
2013电技二班
指导老师
余华
课程名称
EDA技术与VHDL
成绩
实验名称
4选1多路选择器
（一）实验目的：
1、熟悉数据选择器的工作原理；
2、掌握QuartusⅡ环境下4选1数据选择器的VHDL设计或原理图设计；
3、完成软件仿真，管脚配置后下载进行硬件测试。3、完成简单与非门电路的VHDL设计或原理图设计，仿真后下载到实验箱上进行硬件测试。
4，新建矢量波形文件.vwf；
5，用矢量波形文件.vwf测试VHDL文件.vhd；
6，实验箱通电、检查；
7，串口相连接PC与实验箱；
8，打开下载工具THRCPLD；
9，选择波特率、目标器件、所要下载的烧写程序.pof；
EDA技术4选1多路选择器实验报告
EDA技术4选1多路选择器实验报告实验报告：EDA技术4选1多路选择器实验一、实验目的本实验旨在通过EDA（Electronic Design Automation）技术，利用4选1多路选择器实现数据选择功能，加深对数字电路设计基础知识的理解，掌握EDA技术的实际应用。
二、实验原理4选1多路选择器是一种数字逻辑电路，它有4个数据输入端，1个数据输出端和2个选择端。
通过控制选择端的状态，可以选择其中一个数据输入端的数据输出到输出端。
三、实验步骤1.实验准备在实验前，需要准备以下设备和软件：•数字逻辑实验箱•EDA软件（如Quartus II）•连接线若干•万用表•实验电路板•4选1多路选择器芯片（如74LS153）•发光二极管及限流电阻（用于显示输出结果）2.实验操作（1）将4选1多路选择器芯片连接到实验电路板上，并按照要求连接发光二极管及限流电阻。
（2）使用EDA软件创建新项目，并选择合适的FPGA芯片型号。
（3）在新项目中添加4选1多路选择器模块，并将其与FPGA芯片连接。
（4）根据实验要求，编写控制逻辑的VHDL或Verilog代码。
（5）将控制逻辑代码编译并下载到FPGA芯片中。
（6）使用万用表检查连接是否正确，发光二极管是否亮起。
（7）通过改变选择端的输入状态，观察发光二极管亮灭情况，验证4选1多路选择器的数据选择功能。
四、实验结果与分析通过本次实验，我们成功地利用4选1多路选择器实现了数据选择功能。
在EDA软件中，我们设计了合适的控制逻辑，将选择的输入数据传送到输出端，并通过发光二极管显示输出结果。
当改变选择端的输入状态时，观察到发光二极管的亮灭情况随之改变，证明了4选1多路选择器的数据选择功能。
通过本次实验，我们深入了解了数字电路设计的基本知识，掌握了EDA技术在实践中的应用。
通过使用EDA软件进行设计、编译和下载程序，我们能够更加便捷地进行数字电路实验。
此外，通过实际操作，我们学会了使用数字逻辑实验箱、万用表等实验设备，提高了实践操作能力。
技校数电题库
《数字电路基础》试题库一、填空1.数字逻辑电路简称，它是指和之间存在着一定的逻辑关系，分析的工具是。
主要利用、及等来表示一个电路的逻辑功能。
其工作状态用和表示。
2.四输入端与门，当其中任意一个输入端为低电平时，该与门的输出端应为。
3.具有“有0出1，全1出0”逻辑功能的门是，它的逻辑表达式为。
4.是用规定的逻辑符号连接构成的图。
5.三态门又称，其输出状态有、、。
6.数字电路中晶体三极管工作在状态，即它不是工作在区，就是工作在区，而区只是其过渡过程。
7.逻辑变量是一种二值变量，只能取值或，仅用来表示两种截然不同的状态。
电路中三种基本逻辑关系是逻辑、逻辑和逻辑。
8.与门电路和或门电路都具有输入端和输出端，而而非门电路是输入端和输出端。
9.所谓卡诺图，是指将按一定的规则转换成相应变量的方格图。
10.卡诺图中任何两个相邻小方格中的最小项仅有一个不同。
11.数字电路中，能比较两个数码大小的逻辑电路，称为数码。
12.两个四位二进制数码A（A3A2A1A0）和B(B3B2B1B0)，要比较其大小，应从逐位比较判断。
13.数字显示器件的种类较多，主要有、；我国字形管标准段字形。
14.二进制进位规则是；十进制进位规则是；八进制进位规则是；十六进制进位规则是。
15.数据选择器的功能是从多个数据中选择数据作为输出，具有多端输入、端输出的组合逻辑电路。
它相当于一个多路。
四选一数据选择器，它有个数据输入端、个、选择端个输出端。
16.常用的显示译码器有三种：、、显示译码器。
17.单稳态触发器只有一个稳定状态，即在信号作用下，电路处于稳定状态，在信号作用下，电路翻转为暂稳态，并经过一段时间，依靠作用，又能自动返回态。
18.单稳态触发器根据RC电路的不同接法，可分为型和型两种。
其态通常都是靠RC电路的充放电过程来维持。
19.RC积分电路的工作特点：输入电压ui加在τ=RC串联回路上，输出电压却uo取自两端。
它能将矩形波变化形成一个或近似。
EDA技术_项目3_数据选择器电路设计
31
（1）程序包说明（包首）
语法：
package 程序包名
{ 包说明项 } end 程序包名；
is
包声明项可由以下语句组成： use 语句（用来包括其它程序包）； 类型说明；子类型说明；常量说明； 信号说明；子程序说明；元件说明。
32
例：程序包说明
33
（2）程序包包体
程序包的内容：子程序的实现算法。 包体语法： package body 程序包名 is
配置（Configuration）
42
库的使用语法：
library 库名； 程序包的使用有两种常用格式： use 库名．程序包名．项目名 use 库名．程序包名．All； 例：
library ieee； use ieee.std_logic_1164.all；
use ieee.std_logic_unsigned.conv_integer;
36
with input select drive<=B“1111110” when B“0110000” when B“1101101” when B“1111001” when B“0110011” when B“1011011” when B“1011111” when B“1110000” when B“1111111” when B“1111011” when B“0000000” when end architecture art;
38
Type STD_LOGIC：
9 logic value system („U‟, „X‟, „0‟, „1‟, „Z‟, „W‟, „L‟, „H‟, „-‟) • „W‟, „L‟, „H” weak values (Not supported by Synthesis) • „X‟ - (not „x‟)used for unknown • „Z‟ - (not „z‟) used for tri-state • „-‟ Don‟t Care
（1）程序包说明（包首）
语法：
package 程序包名
{ 包说明项 } end 程序包名；
is
包声明项可由以下语句组成： use 语句（用来包括其它程序包）； 类型说明；子类型说明；常量说明； 信号说明；子程序说明；元件说明。
32
例：程序包说明
33
（2）程序包包体
程序包的内容：子程序的实现算法。 包体语法： package body 程序包名 is
配置（Configuration）
42
库的使用语法：
library 库名； 程序包的使用有两种常用格式： use 库名．程序包名．项目名 use 库名．程序包名．All； 例：
library ieee； use ieee.std_logic_1164.all；
use ieee.std_logic_unsigned.conv_integer;
36
with input select drive<=B“1111110” when B“0110000” when B“1101101” when B“1111001” when B“0110011” when B“1011011” when B“1011111” when B“1110000” when B“1111111” when B“1111011” when B“0000000” when end architecture art;
38
Type STD_LOGIC：
9 logic value system („U‟, „X‟, „0‟, „1‟, „Z‟, „W‟, „L‟, „H‟, „-‟) • „W‟, „L‟, „H” weak values (Not supported by Synthesis) • „X‟ - (not „x‟)used for unknown • „Z‟ - (not „z‟) used for tri-state • „-‟ Don‟t Care
(VHDL实验报告)四选一数据选择器的设计
四选一数据选择器有六个输入端（其中四个为数据输入端，
两个为控制信号输入端）和一个输出端。其真值表如下图 所示：
四选一多路选择器的 VHDL 描述非常灵活，可以采用多种语
句来实现。本实验要求分别用VHDL顺序语句和并行语句来 实现。
四、实验内容
在本实验中，用六个拨动开关来表示四选一数据选择器四
五、实验步骤
1、建立工程文件
1）运行QUARTUSII 软件。 2）选择软件中的菜单 File>New Project Wizard， 新建一个工程。 3）点击NEXT进入工作目录，设定工程名和实体名。 4）点击NEXT，进入下一设定对话框，（本次实验选 用Cyclone II系列芯片EP2C35F672C8），在对话框的左上方 的 Family 下拉菜单中选取 CycloneII ，在中间右边的Pin count下拉菜单中选取 672，在 Speed grade 下拉菜单中选 取 8，在左下方的 Available devices 框中选取 EP2C35F672C8 。点击 NEXT 完成器件的选取，进入 EDA TOOL设定界面。 5）按默认选项，点击NEXT出现新建工程以前所有的 设定信息，再点击FINISH完成新建工程的建立。
五、实验步骤
3、管脚分配
1）在前面选择好一个合适的目标器件(在这个实验中选择 为EP2C35F672C8）完成设计的分析综合过程，得到工程的数据文 件以后，需要对设计中的输入、输出引脚指定到具体的器件管脚 号码，指定管脚号码称为管脚分配或管脚锁定。这里介绍两种方 法进行管脚锁定。 2）点击 Assignments 菜单下面的 Assignment Editor， 进入到引脚分配窗口。将弹出的窗口中的 All 改成 pin ，再点 击 List，在 Nodes Found窗口会出现所有信号的名称，点击中间 的按钮则Selected Nodes 窗口下方出现被选择的端口名称。双击 OK 按钮，完成设置。进入管脚分配窗口。 3）依照“硬件与 FPGA 的管脚连接表”分配对应的输入 管脚名 ，依照“LED灯与FPGA管脚连接表”分配对应的输出管脚 名。本次实验的分配关系是：（输入端 D3、D2、D1、D0、sel1、 sel0 分别对应的 FPGA 管脚名为 H8、J8、J9、A4、B5、A6，输 出端 y 对应的 FPGA 管脚名为 G13 ），如下图所示。 4）分配完管脚后，再次进行一次全编译，使分配的管脚
两个为控制信号输入端）和一个输出端。其真值表如下图 所示：
四选一多路选择器的 VHDL 描述非常灵活，可以采用多种语
句来实现。本实验要求分别用VHDL顺序语句和并行语句来 实现。
四、实验内容
在本实验中，用六个拨动开关来表示四选一数据选择器四
五、实验步骤
1、建立工程文件
1）运行QUARTUSII 软件。 2）选择软件中的菜单 File>New Project Wizard， 新建一个工程。 3）点击NEXT进入工作目录，设定工程名和实体名。 4）点击NEXT，进入下一设定对话框，（本次实验选 用Cyclone II系列芯片EP2C35F672C8），在对话框的左上方 的 Family 下拉菜单中选取 CycloneII ，在中间右边的Pin count下拉菜单中选取 672，在 Speed grade 下拉菜单中选 取 8，在左下方的 Available devices 框中选取 EP2C35F672C8 。点击 NEXT 完成器件的选取，进入 EDA TOOL设定界面。 5）按默认选项，点击NEXT出现新建工程以前所有的 设定信息，再点击FINISH完成新建工程的建立。
五、实验步骤
3、管脚分配
1）在前面选择好一个合适的目标器件(在这个实验中选择 为EP2C35F672C8）完成设计的分析综合过程，得到工程的数据文 件以后，需要对设计中的输入、输出引脚指定到具体的器件管脚 号码，指定管脚号码称为管脚分配或管脚锁定。这里介绍两种方 法进行管脚锁定。 2）点击 Assignments 菜单下面的 Assignment Editor， 进入到引脚分配窗口。将弹出的窗口中的 All 改成 pin ，再点 击 List，在 Nodes Found窗口会出现所有信号的名称，点击中间 的按钮则Selected Nodes 窗口下方出现被选择的端口名称。双击 OK 按钮，完成设置。进入管脚分配窗口。 3）依照“硬件与 FPGA 的管脚连接表”分配对应的输入 管脚名 ，依照“LED灯与FPGA管脚连接表”分配对应的输出管脚 名。本次实验的分配关系是：（输入端 D3、D2、D1、D0、sel1、 sel0 分别对应的 FPGA 管脚名为 H8、J8、J9、A4、B5、A6，输 出端 y 对应的 FPGA 管脚名为 G13 ），如下图所示。 4）分配完管脚后，再次进行一次全编译，使分配的管脚
eda实验报告(全加器,四选一数据选择器,交通灯)
浙师大数理与信息工程学院学生实验报告实验一简单组合逻辑电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。
用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。
2、实验内容用开关K7，K8作为输入设置，从输出指示LED观察OUT21,22,23,24等的变化。
3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shier isPort( k7,k8:in std_logic;out20,out21,out22,out23,out24:out std_logic); end shier;architecture sr of shier isbeginout20<=k7;out21<=not k7;out22<=k7 and k8;out23<=k7 or k8;out24<=k7 xor k8;end sr;波形仿真实验二三八译码器电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。
用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。
2、实验内容用开关K1，K2，K3，K4作为输入设置，组成一个高输出有效的三八译码器，从输出指示LED观察OUT1到OUT8随K1，K1，K3置值的改变而引起相应的变化。
3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shisan isport( a,b,c:in std_logic;y:out std_logic_vector(7 downto 0));end shisan;architecture one of shisan isbeginprocess(a,b,c)variable d:std_logic_vector(2 downto 0);begind:=(c&b&a);if d<="000" theny<="00000001";elsif d<="001" theny<="00000010";elsif d<="010" theny<="00000100";elsif d<= "011"theny<="00001000";elsif d<= "100"theny<="00010000";elsif d<="101"theny<="00100000";elsif d<="110" theny<="01000000";elsif d<="111" theny<="10000000";else null;end if;end process;end one;波形仿真实验四四选一数据选择器电路设计1、实验目的熟悉和了解VHDL语言涉及数字电路的流程，掌握完整的EDA设计方法。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
目录摘要 (I)1 引言 (1)2 设计思路 (2)2.1 设计的目的 (2)2.2 需求分析 (2)2.3 设计的基本内容 (2)3 EDA、VHDL简介 (3)3.1 EDA技术 (3)3.2 硬件描述语言——VHDL (4)4 设计规划过程 (4)4.1四选一数据选择器的工作原理 (5)4.2基本触发器器的工作原理 (5)4.3课程设计中各个模块的设计 (6)5 结束语 (9)参考文献 (9)附录 (11)1 引言现代电子产品正在以前所未有的革新速度，向着功能多样化，体积最小化，功耗最低化的方向迅速发展。
它与传统电子产品在设计上的显著区别，一是大量使用大规模可编程逻辑器件，以提高产品性能，缩小产品体积，降低产品消耗；二是广泛运用现代计算机技术，以提高电子设计自动化程度，缩短开发周期，提高产品的竞争力。
EDA技术正是为了适应现代电子产品设计的要求，吸收各相关学科最新成果而形成的一门新技术。
它采用可编程器件，通过设计芯片来实现系统功能。
采用硬件描述语言作为设计输入和库(LibraLy)的引入，由设计者定义器件的内部逻辑和管脚，将原来由电路板设计完成的大部分工作故在芯片的设计中进行。
由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度，有效增强了设计的灵活性，提高了工作效率。
并且可减少芯片的数量，缩小系统体积，降低能源消耗，提高了系统的性能和可靠性。
能全方位地利用计算机自动设计、仿真和调试。
本次设计中，系统基于数据选择器及D触发器，JK触发器，T触发器的原理，使用EDA技术在FPGA中设计了四选一数据选择器和基本触发器，采用硬件描述语言VHDL按模块化方式进行设计，然后进行编程，时序仿真等。
在数据选择器中，用拨码开关作四位数据及两位控制端的输入，LED作输出，通过拨码开关组成控制输入端s1和s0不同组合，观察LED与数据输入端a,b,c,d的关系，验证4选一数据选择器设计的正确性，通过VHDL语言实现了本设计的控制功能，按不同的键实现不同的功能，根据数据选择器的特性方程设计输出状态。
在基本触发器中通过VHDL语言实现了本设计的控制功能，按不同的键实现不同的功能，根据三钟触发器的特性方程设计输出状态。
整个系统结构简单，使用方便，值得推广使用。
2 设计思路2.1 设计的目的学习基本触发器的设计，进一步了解VHDL语言。
巩固和运用所学课程，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力，本次设计的目的就是学习基本触发器的设计，了解并掌握VHDL硬件描述语言的设计方法和思想，通过对基本触发器的设计，巩固和综合运用所学课程，理论联系实际，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力。
通过课程设计深入理解VHDL语言的精髓，达到课程设计的目标。
2.2 需求分析这次课程设计的题目是实现基本触发器和数据选择器设计及其应用。
设计程序能实现电路，并用原理图方法设计，使电路具有的功能与传统的纯硬件方法相比简单有效。
此设计可以适应多家可编程逻辑器件，便于组织大规模的系统设计;便于设计的复用继承和升级更新，具有广阔的应用前景。
2.3 设计的基本内容本设计主要是利用超高速硬件描述语言VHDL对四选一数据选择器和基本触发器电路进行编程实现。
用原理图输入法或VHDL文本输入法设计4选1数据选择器基本触发器电路，建立4选1数据选择器和基本触发器的实验模式。
通过电路仿真和硬件验证，进一步了解4选1数据选择器和基本触发器的功能。
1. 四选一数据选择器用拨码开关作四位数据及两位控制端的输入，LED作输出，通过拨码开关组成控制输入端s1和s0不同组合，观察LED与数据输入端a,b,c,d的关系，验证4选一数据选择器设计的正确性。
2. 基本触发器先按键选择一种触发器(按键0--2分别代表D,JK,T触发器)，再拨动拨码开关（SW0为D触发器输入,SW1,SW2为JK触发器输入,SW3为T触发器输入），观察验证小LED 上显示的结果。
3 EDA、VHDL简介3.1 EDA技术现代电子设计技术的核心是EDA（Electronic Design Automation）技术，EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译，逻辑化简，逻辑分割，逻辑综合，结构综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA是电子设计自动化(E1echonics Des5p AM·toM60n)的缩写。
由于它是一门刚刚发展起来的新技术，涉及面广，内容丰富，理解各异。
从EDA技术的几个主要方面的内容来看，可以理解为：EDA技术是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计电子系统到硬件系统的一门新技术。
EDA技术应掌握四个方面的内容：1，大规模可编程逻辑器件；2，硬件描述语言；3，软件开发工具；4，实验开发系统。
其中大规模可编程逻辑器件是利用EDA技术进行电子系统设计的载体，硬件描述语言是利用EDA技术进行电子系统设计的主要表达工具，软件开发工具是利用EDA技术进行电子系统设计的智能化的自动化设计工具，实验开发系统则是利用EDA技术进行电子系统设计的下载工具及硬件验证工具。
EDA技术的应用前景包括应用于高校电类专业的实践教学工具中，应用于科研工作和新产品的开发中，应用于专用集成电路的开发，应用于传统机电设备的升级换代和技术改造。
所以，EDA技术作为现代电子设计最新技术的结晶，其广阔的应用前景和深远的影响已是毋庸置疑，它在电气信息类专业中的地位和核心作用也逐渐被人们所接受。
对于集成电路制造技术与世界先进集成电路制造技术尚有一定差距的我国，开发具有自主知识产权的专用集成电路，已成为相关专业人员的重要任务。
因此，学好EDA技术对于我们来说，也具有很重要的意义。
3.2 硬件描述语言——VHDLVHDL（Very-High-Speed Integrated Circuit HardwareDescription ）语言是一种用于电路设计的高级语言。
VHDL的主要特点如下：1. 作为HDL的第一个国际标准，VHDL具有很强的可移植性。
2. 具有丰富的模拟仿真语句和库函数，随时可对设计进行仿真模拟，因而能将设计中的错误消除在电路系统装配之前，在设计早期就能检查设计系统功能的可行性，有很强的预测能力。
3. VHDL有良好的可读性，接近高级语言，容易理解。
4. 系统设计与硬件结构无关，方便了工艺的转换，也不会因工艺变化而使描述过时。
5. 支持模块化设计，可将大规模设计项目分解成若干个小项目，还可以把已有的设计项目作为一个模块调用。
6. 对于用VHDL完成的一个确定设计，可以利用EDA工具进行逻辑综合和优化，并能自动地把VHDL描述转变成门电路级网表文件。
7. 设计灵活，修改方便，同时也便于设计结果的交流、保存和重用，产品开发速度快，成本低。
VHDL设计流程为：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。
通常VHDL文件保存为.vhd文件。
2.功能仿真（前仿真）：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确。
3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。
逻辑综合软件会生成.edf（edif）的EDA工业标准文件。
4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内5.时序仿真（后仿真）：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。
6.编程下载：确认仿真无误后，将文件下载到芯片中。
4 设计规划过程4.1四选一数据选择器的工作原理数据选择器又叫“多路开关”。
数据选择器在地址控制端（或叫选择控制）的控制下，从多个数据输入通道中选择其中一通道的数据传输至输出端。
4选1数据选择器的元件符号如图*.1所示，其中a,b,c,d 是4位数据输入端，s1和s0是控制输入端，y是数据输出端。
当s1s0=00时，输出y=a ；s1s0=01时，y=b ；s1s0=10时，y=c ；s1s0=11，y=d 。
四选一数据选择器的框图如图4.1所示 。
图4.1四选一数据选择器的框图4.2基本触发器器的工作原理触发器是数字系统中广泛应用的能够记忆一位二进制信号的基本逻辑单元电路。
触发器具有两个能自行保持的稳定状态，用来表示逻辑“1”和“0”。
在不同的输入信号作用下其输出可以置成1态和0态，且当输入信号消失后，触发器获得的新状态能保持下来。
将D 触发器，JK 触发器，T 触发器实行按键控制。
按不同的键实现不同的功能，根据三钟触发器的特性方程设计输出状态。
基本触发器的框图如图4.2所示。
t r i g g e i n s t djktc l kk e y [2..q nq图4.2基本触发器器的框图4.3课程设计中各个模块的设计1. 数据选择器的设计数据选择器可由VHDL程序来实现，下面是数据选择器的一部分VHDL代码：BEGINs<=s1&s0;PROCESS(s1,s0,a,b,c,d)BEGINCASE s ISWHEN "00"=>Y_TEMP<=a;WHEN "01"=>Y_TEMP<=b;WHEN "10"=>Y_TEMP<=c;WHEN "11"=>Y_TEMP<=d;WHEN OTHERS=>Y_TEMP<='X';END CASE;y<=Y_TEMP;END PROCESS;END rtl;四选一数据选择器由VHDL程序实现后，其仿真图如图4.3所示：四选一数据选择器的引脚分配如下：2.基本触发器的设计基本触发器器可由VHDL程序来实现，下面是基本触发器的一部分VHDL代码：process(clk,key)BEGINif (key="111") then cnt0<=0;elsif (clk'event and clk='1') thenif cnt0>1999999 then cnt0<=0;temp<=key;else cnt0<=cnt0+1;end if;end if;end process;process(clk)beginif (clk'event and clk='1') then cnt<=cnt+1;if cnt<10000000 then clk_fresh<='0';elsif cnt<20000000 then clk_fresh<='1';elsif cnt>20000000 then cnt<=0;end if;end if;end process;process(clk_fresh)BEGINif (clk_fresh'event and clk_fresh='1') thenif (temp="110") thenq_temp<=d;elsif (temp="101")thenjk<=j&k;case jk iswhen "00"=>q_temp<=q_temp;when"01"=>q_temp<='0';when"10"=>q_temp<='1';when"11"=>q_temp<=not q_temp;when others=>q_temp<=NULL;end case;elsif (temp="011")thenif (t='0')thenq_temp<=q_temp;else q_temp<=not q_temp;end if;end if;end if;q<=q_temp;nq<=not q_temp;end process;end Behavioral;基本触发器器由VHDL程序实现后，可以得到D触发器，JK触发器，T触发器的仿真图。