下载文档原格式
• 189•两路供电一路是NORMAL POWER,一路是ESS POWER,线路图上也是两路供电但实际操作中按要求拔出跳开关后DEU 上还有电，带电拆装容易损坏DEU ，所以在进行拆装时还要整机断电（图1）。
AMM 23-73-00-22700-00-B 。
2)DEU 的联接端和终端：DEU 上的终端/联接端盒是根据DEU 在飞机上的安装位置决定的IPC23-73-09-08H 图而且两者件号是不同的（图2、图3）。
航后报告有故障信息CAM NOT LOADED 或OBRM/CIDS(101RH)-SDF1之类故障一般就要重新安装CAM 或OBRM 卡然后进行测试。
注意COM 卡和OBRM 及PRAM 卡在FAP上会显示件号，拔出后会显示图2图3NONE ，重新安装后要做一遍上电测试才会出现件号。
航后报告有信息SMOKE 一般情况下要更换DIRECTOR,因为烟雾探测是有CIDS 计算机SDF 部分的功能。
总结：CIDS 系统功能强大涉及到的部件及故障多种多样，引起的原因也各不相同，排故时要考虑到的东西很多，我们平时要本着从易到难，从简单到复杂的思路进行排故，尽量不要把问题搞大。
因为虽然CIDS 系统大都是客舱内的故障但有些还是影响飞行或者是根本就无法放行，所以对CIDS 系统还是要有一定的了解，对我们在航前，过站能快速准确的对相应的故障有一个正确处理措施保障航班的正常运行有很大的帮助。
引言：雷达发射信号的带宽直接决定雷达的距离分辨率，高分辨率目标识别雷达要求更高的信号带宽，以实现对目标型号的具体识别。
对于要求信号实时处理的雷达系统，高速的ADC 采样速率与低速的FPGA 流水处理速率，需要引入多相滤波理论，通过并行多相分解实现FPGA 低速处理高速的ADC 采样信号，并且通过合适的抽取速率以降低数字下变频后信号的处理速率。
1 数字下变频的多相分解传统的窄带信号数字下变频理论是将信号混频、低通滤波、抽取。
数字下变频电路的FPGA实现随着数字化时代的到来，数字信号处理技术已经成为了许多领域中不可或缺的一部分。
其中，数字下变频技术是一种非常重要的数字信号处理技术，被广泛应用于雷达、通信、音频处理等领域。
本文将介绍数字下变频电路的FPGA实现。
数字下变频电路的基本原理数字下变频电路的基本原理是将输入信号进行混频，将高频信号转换为低频信号，并对低频信号进行采样和滤波，得到一个纯净的低频信号。
数字下变频电路通常由数字信号处理器、数字乘法器和数字低通滤波器等组成。
FPGA实现数字下变频电路的优势 FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，能够根据需要实现各种数字电路。
与传统的数字信号处理芯片相比，FPGA具有以下优势：高速并行处理能力：FPGA内部具有大量的可编程逻辑器件，可以实现高速并行处理，提高处理速度和效率。
灵活性：FPGA可以通过重新编程实现不同的数字电路，方便灵活，可以快速适应不同的应用场景。
可靠性：FPGA内部具有严格的质量保证措施，保证了数字电路的可靠性和稳定性。
设计数字下变频电路的算法：根据具体应用场景和要求，利用MATLAB 等软件设计数字下变频电路的算法。
将算法转换为硬件描述语言：将设计的数字下变频电路算法转换为硬件描述语言（如VHDL或Verilog），并利用EDA工具进行仿真和验证。
将硬件描述语言编译成二进制文件：将生成的硬件描述语言编译成二进制文件，以便在FPGA上实现。
将二进制文件下载到FPGA中：将生成的二进制文件下载到FPGA中，通过调试和测试，最终实现数字下变频电路。
结论数字下变频电路的FPGA实现具有高速并行处理能力、灵活性和可靠性等优势，已经被广泛应用于雷达、通信、音频处理等领域。
通过设计算法、转换为硬件描述语言、编译成二进制文件以及下载到FPGA中等步骤，可以实现数字下变频电路的高效、快速和可靠实现。
数字下变频电路是一种重要的信号处理单元，它在通信、雷达、电子对抗等领域有着广泛的应用。
数字下变频技术的研究及FPGA实现的开题报告一、选题背景随着数字技术的不断发展，数字下变频技术应用越来越广泛，尤其是在航空、舰船和工业控制等领域，数字下变频技术的应用已经成为一种趋势。
数字下变频技术是指使用数字信号处理器或FPGA等数字电路，将输入的交流电信号转化为直流电信号，并通过PWM技术输出不同频率的电流信号，实现变频器的功率调节功能。
针对数字下变频技术在工业应用中存在的一些问题，本研究计划借助FPGA技术，设计实现一种高效、可靠的数字下变频技术方案。
二、选题意义目前，传统的变频器主要采用模拟电路实现，系统效率低、系统复杂度高、功耗大、电磁干扰等问题十分突出。
数字下变频技术则能够很好地解决这些问题，同时还具有高速、高精度、高可靠性、低成本等优势。
通过本研究设计的数字下变频技术方案，可以有效地提高变频器的性能表现，减少设备成本，进一步推动数字化技术在工业应用领域的发展。
三、研究方法本研究计划采用FPGA技术实现数字下变频技术方案。
具体研究方法如下：1. 数字信号处理模块的设计。
将输入的交流电信号转化为直流电信号，并进行数字信号处理，获得适合输出的数字信号。
2. PWM模块的设计。
通过PWM技术控制输出电流的频率和占空比，实现电机的功率调节功能。
3. 硬件平台的搭建。
将设计好的数字信号处理模块和PWM模块集成到FPGA芯片中，搭建出数字下变频器的硬件平台。
4. 软件程序的编写。
编写实现数字下变频技术的软件程序，在FPGA 芯片中运行，控制数字下变频器工作。
四、预期成果本研究预期实现一种高效、可靠的数字下变频技术方案，并通过FPGA实现硬件平台及相应的软件程序。
该方案的预期成果包括：1. 实现输入电压转化为输出电流的功能，并可根据需要进行功率调节。
2. 实现高速、高精度的数字信号处理功能，提高系统效率及稳定性。
3. 实现较低的功耗、EMI及设备成本。
五、可行性分析本研究采用FPGA技术实现数字下变频技术方案具有较高的可行性和实际应用价值。
数字下变频的FPGA实现作者：郑传家屈德新邱晓军周铁解放军理工大学通信工程学院来源: 电子产品世界摘要：本文介绍了数字下变频的组成结构，并通过一个具体的实例，给出了FPGA实现的具体过程。
关键词：FPGA；数字下变频；VHDL引言数字化中频(DIF)频谱分析仪在高中频实现数字化处理，具有分析带宽大、RBW小、测量时长短，可对复杂信号实施时—频分析的功能，因而得到越来越广泛的应用。
但由于现有的数字信号处理器(DSP)处理速度有限，往往难以对高速率A/D采样得到的数字信号直接进行实时处理。
为了解决这一矛盾，需要采用数字下变频(DDC)技术，将采样得到的高速率信号变成低速率基带信号，以便进一步的分析处理。
用现场可编程阵列(FPGA)来设计数字下变频器有许多好处：FPGA在硬件上具有很强的稳定性和极高的运算速度，在软件上具有可编程的特点，可以根据不同的系统要求，采用不同的结构来完成相应的功能，具有很强的灵活性，便于进行系统功能扩展和性能升级。
数字下变频数字下变频的主要目的是经过数字混频将A/D转换输出的中频信号搬移至基带，然后通过抽取，滤波完成信道提取的任务。
因此，数字下变频器由本地振荡器(NCO)、混频器、抽取滤波器和低通滤波器组成，如图1所示。
图1 数字下变频原理图A/D变换后的信号分成两个信号，一个信号乘以正弦序列(同相分量)，下变频至零中心频率上，通过抽取滤波器、整形低通FIR滤波形成与原信号相位相同的信号；另一路信号乘以经过90度相移的正弦序列(正交分量)，同样是下变频至零中心频率上，再通过相同的抽取滤波器、整形低通FIR滤波器，形成与原信号正交的信号。
这样，DDC 输出的低速率、零中频的正交的两路信号送往DSP等数字信号处理器进行后续的数字处理。
DDC的FPGA以某中频数字化接收机为例来说明如何实现基于FPGA的数字下变频器。
输入信号为中频26MHz，带宽500KHz的调频信号，该信号经过A/D变换之后送到DDC(A/D 采样精度为8位，采样率20MHz)，要求DDC将其变换为数字正交基带信号，并实现10倍抽取，即输出给基带处理器的数据速率为2MSPS，最后再经过16阶FIR滤波器进行信号整形。
文章编号：1002—8692(2009)05-0045-03…墅塑垒型堂堂[，宽带数字下变频的采样率变换模块的FPG A实现木实用设计董政，葛临东，巩克现(信息工程大学信息工程学院，河南郑州450002)【摘要】提出了一种改进的多相滤波方法，通过多相内插后的直接抽取，可完成宽带信号任意分数倍的采样率变换。
经过分析，重采样造成的误差并不影响信号的质量。
最后合理分配FPG A资源，在FPG A上实现了采样率变换模块。
【关键词】宽带；数字下变频；采样率变换；现场可编程门阵列【中围分类号】TN911【文献标识码】AI m pl e m e nt a t i on of Sam pl i ng R at e C onve r si on f or W i deband D i gi t al D ow n C onver si on B a se d o n FPG AD O N G Zhe ng，G E“n-dol l g，G O N G K e--xian(I n f or m at i o n E喀腿e魄I nstitute。
Inform at ion E ngi neer i ng U ni v er s i t y．Zher增zhou450002,C hi M)【A bs t r act】In t hi s pa pe r,a m od i f i ed m u l t i【p ha se f il te r ing al g or i t hm bas ed o n di rect de ci m a t i o n aft er m ul t i pha se i nt erpol at i on i s pr opo sed，b y w hi ch sa m pl i n g r a te conver si on w i t h ar bit r ar y f r act ion f or w i de b a n d s i gnal s Cal l be i m pl e m e nt ed s ucces s f ul l y．A nal ys i s r esul t s show t hat t he r cs a m ph ng el T or does not a ff e ct t he s i g nal qua l i t y，F i na l l y．彻F PG A-bas ed desi gn i nc l udi ng r es o ur ce di st r i but i on i s pr ovi d ed，and t he f ea s ibi li t y of t hi s des i gn i s pr ove d by t he t est t ar get i ng at r eal s i gna l s．【K ey w ords】w i deba nd；di gi t al do w n conver t er；,s am pl i ng r at e c onve r si on；FP G A1引言分数倍采样率变换一般经过内插。
文章编号:1001-893X(2004)03-0016-04用FPGA 实现数字下变频杨力生,谭晓衡,杨士中(重庆大学通信工程学院,重庆400044)摘 要:在接收信号的数字化、软化的实现中,数字下变频起着重要的作用。
本文首先介绍了数字下变频的组成结构,然后详细分析了数字下变频的工作原理,描述了在实现数字下变频时,设计方案所采用的高效滤波器 CIC 滤波器和多相抽取滤波器的结构和原理。
最后,用通过Simulink 对数字下变频的性能进行了仿真。
在仿真的基础上使用Insight 公司的FPGA 开发系统,用测试电路实测了数字下变频的性能。
关键词:数字下变频器;FPGA;CIC 数字滤波器;多相滤波器中图分类号:TN773 文献标识码:ARealize Digital Downconversion by FPGAY ANG Li -shen g ,TAN Xiao -heng ,Y ANG Shi -zhong(Communication Engineering School,Chongqing University,Chongqing400044,China)Abstract:Digital downcoversion plays a key role in the digitized and software-oriented process of the received signal.First,the architec ture of the digital downc onvertor(DDC)is introduced.Then the operational principle of DDC is analysed.At the same time,the efficient struc ture of digital filter is described in which DDC is adopted.Finally,the performance simulation results of the DDC is given by Simulink,and on this base,the perfomance of DDC is tested with the FPGA devoloping system of Insight corp.Key words:Digital downcovertor;FPGA;CIC digital filter;Polyphase filter一、序 言在数字接收机中,数字下变频器(DDC)一般执行信道的访问功能。
数字下变频中抽取滤波器的设计及FPGA实现摘要：针对软件无线电接收机数字下变频中高速数字信号的降采样需求，利用半带滤波器及级联积分梳状滤波器，设计了一种半带滤波器前置的多级抽取滤波器架构。
通过Simulink搭建系统模型验证之后，利用Xilinx ISE 12.3在Xilinx xc5vsx95t-2ff1136 FPGA上实现了一种下采样率为64的抽取滤波器。
Modelsim仿真结果表明，该抽取滤波器设计是有效的，达到了设计指标。
0 引言数字下变频是软件无线电接收机的关键模块，高速数字信号进行变频、降采样、滤波，将高速中频信号变为低速基带信号[1-2]，便于后级处理。
其中，降采样和滤波是下变频的关键模块，由抽取滤波器来完成[3]。
由于多级结构可以大大降低滤波器的阶数[4]，允许每一级归一化过渡带宽比较宽[5]，抽取滤波器一般采用多级结构实现，常用结构如图1所示，wdz4-t1.gif级联积分梳状（Cascaded integrator-com，CIC）滤波器通常作为第一级抽取滤波器[1-6]。
为缩短关键路径，从而提高采样速度，滤波器常采用并行处理及流水线技术[6]。
CIC滤波器中有反馈回路，加入流水线寄存器则会导致反馈回路不同步，从而无法采用流水线技术；FIR滤波器则可以采用并行处理及流水线技术。
对于半带滤波器（Half-band Filter, HBF）而言，采用分布式算法则可以很好地兼容并行处理与流水线技术，且无需速率受限的乘法器资源。
本设计对流水线式全并行分布式算法进行改进用以实现HBF，而并行处理提高采样率是采用复制硬件的方法[7]，wdz4-t2.gif全并行结构的HBF则是复制使用LUT，在满足处理速度的要求下，本文将HBF置于数据位宽最小的输入级（如图2）。
1 抽取滤波器整体设计及Simulink建模仿真本文将64倍抽取的总抽取率分为3级实现：2倍抽取的前置HBF、16倍抽取的CIC抽取滤波器以及2倍抽取的FIR补偿滤波器，如图2所示。
1 引言数字下变频DDC(digital down lonvwrsionl作为系统前端A／D转换器与后端通用DSP器件间的桥梁，通过降低数据流的速率，将低速数据送给后端通用DSP器件处理，其性能的优劣将对整个软件无线电系统的稳定性产生直接影响。
采用专用DDC器件完成数字下变频，虽具有抽取比大、性能稳定等优点，但价格昂贵，灵活性不强，不能充分体现软件无线电的优势。
FPGA工艺发展迅速，处理能力大大增强，相对于ASIC，DSP，其具有吞吐量高、开发周期短、可实现在线重构诸多优势。
基于这些优点，FPGA在软件无线电的研发中具有重要作用。
2 数字下变频系统数字下变频器在软件无线电系统中完成的功能结构如图1所示，其中包括直接数字频率合成器DDS(direct digital synthesizer)、数字混频器、FIR滤波器、抽取等模块。
原始模拟中频信号经A／D转换器带通采样后得到数字中频信号，输入DDC后先与DDS产生的两路正交本振信号相乘(数字混频)，将数字中频搬移到基带。
混频后得到的数据率和采样率一致，后级FIR滤波器要达到该处理速率。
硬件实现相当困难，因此首先通过抽取模块大大降低数据速率，然后使用高阶FIR低通滤波器对整个信道整形滤波。
滤波输出的两路正基带信号交由下一级DSP器件进行处理。
2．1 混频器的FPGA实现数字混频器将原始采样信号与查找表生成的正、余弦波形分别相乘，最终得到两路互为正交的信号。
由于输入信号的采样率较高，因此要求混频器的处理速度大于等于信号采样率。
单通道的数字下变频系统需要两个数字混频器．也就是乘法器。
XC2V1000器件内嵌64个18×18位硬件乘法器，其最高工作频率为500 MHz，因此采用硬件乘法器完全能够满足混频器的设计要求。
使用Xilinx公司的Multiplier IP核可以轻松实现硬件乘法器的配置。
该设计中采用两路14位的输入信号，输出信号也为14位。
2005 年 2 月 JOURNAL OF CIRCUITS AND SYSTEMS February ， 2005 文章编号：1007-0249 (2005) 01-0123-04数字下变频及抽取的FPGA 实现*侯永宏， 侯春萍， 曹达仲， 戴居丰（天津大学 电子信息工程学院，天津 300072）摘要：在FPGA 上实现了对高频窄带数字信号的下变频和取样率转换，由于完全避免了需要大量逻辑资源的乘法器和数字振荡器，其结构大为简化，再加上采用了流水处理结构，使其处理速度超过100M 样点每秒，此外它还具有结构简单，重配置能力强的优点，具有广阔的应用前景。
关键词：积分梳状滤波器；抽取；现场可编程门阵列（FPGA ）中图分类号：TN911.25 文献标识码：A1 导言全数字接收机的目标是设计一个支持多制式、多模式的，灵活、开放的通用数字接收机，它的发展趋势是将宽带A/D 尽可能靠近天线端，以简化接收机的模拟电路，而将接收机的各种功能用软件来实现。
这样就对数字信号处理器（DSP ）带来了巨大的处理压力。
现场可编程门阵列（FPGA ），能实现高速运算，且具有很强的重新配置能力，因此在全数字接收机中常用FPGA 配合DSP 工作。
FPGA 负责对前端高速中频或射频信号进行处理，DSP 负责低速基带信号的处理[1]。
用FPGA 实现一个乘法器会消耗大量的逻辑资源，例如用Spartan Xilinx 系列实现一个16位并行乘法器需要213个CLB （Configurable Logic Block ）[2]；采用串行乘法器可以减少所需逻辑资源，但处理速度会急剧下降。
所以如何减少乘法器的数目和提高处理速度是目前数字信号处理IC 设计的一个主要课题。
2 数字下变频所谓下变频就是将信号从较高的频带搬移到较低的频带，以利于信号的分析与处理。
如果数字带通信号为： s c s l s nT f nT x nT x π2cos )()(= （1） 其中：T s 为采样频率。
数字下变频实际上就是将上述信号乘以一个本地载波，然后通过一个带通或低通滤波器，即可以得到下变频后的信号。
如果本地载波的频率与信号载波相等，得到的就是低通基带信号。
s o s b nT f nT x t x π2cos )()(= （2）取c o f f =，如果c s f f 4=，且不考虑相位误差的话，有：L L 43πcos \cos π \2πcos \ cos0π2cos π2cos ==s c s o nT f nT f 此时本地载波信号的取值实际上是：1、0、-1、0、1。
这样混频器就可以避免复杂的振荡器和乘法器，而用简单的组合逻辑和取反电路实现。
具体实现为：1）将输入信号每隔2个取2补码，形成一个新的数据流；2）将新数据流每隔一个置0，所得输出就是混频后的信号。
在上面提到的及后面的电路设计中，假定数模转换器的输出用2的补码表示。
3 防混迭滤波混频后的有用信号频谱搬移到零频附近，相对于信号频率来讲，采样率非常高，因此可以通过抽* 收稿日期：2003-12-08 修订日期：2004-05-05取的方法来降低采样率。
数字抽取实际上就是对原数字信号的重采样，因此在抽取前必须先进行防混迭滤波。
此外，在通信接收机中为了不失真地恢复发送信号，要求滤波器必须有线性相位。
一般数字线性相位滤波器都采用FIR 滤波器结构，由于FIR 滤波器需要大量的乘法单元，在用FPGA 实现时成本相对太高。
一种解决方法是采用分布式运算，但处理速度上不去。
Hogenauer 提出了一类非常适于硬件实现的用于整数抽取和插值的数字滤波器[3]，称为级连积分梳状滤波器（CIC ，cascaded integrator-comb ）。
图1所示是用于抽取的CIC 滤波器基本结构，滤波器的积分部分由N 级工作于高取样率s f 的理想数字积分器组成，每一级都是一个单位反馈系数的单极点滤波器。
传输函数为： 111)(−−=z z H I （3） 梳状部分由N 个梳状级组成，每一级都是一个差分延迟为D 的梳状滤波器，它的工作频率为R f s /，R 是整数抽取因子。
差分延迟D 一般取值1或2，用来控制滤波器的频率响应。
单个梳状滤波器的传输函数为：RD C z z H −−=1)( （4）相应于高取样率s f ，CIC 滤波器总的传输函数为：N RD k k N RD N C N I z z z z H z H z H ⎥⎦⎤⎢⎣⎡=⎟⎟⎠⎞⎜⎜⎝⎛−−==∑−=−−−10111)()()( （5） 由式（5）可得：CIC 滤波器等效于N 个长度为RD 的，滤波器抽头系数为1的FIR 滤波器的级连。
将ωj e z =代入式（5）得其频率响应为：N RD j RD e H ⎥⎥⎥⎦⎤⎢⎢⎢⎣⎡•=−−)2sin()2sin()()1(2ωωωω （6） 它的0点是RDπ2的整数倍，在多级抽取时，每隔D 个0点被折叠到通带中，造成混迭。
在插值时，镜像出现在这些0点上。
从式（6）还可以看出ωωϕN RD j )1(2)(−−=，所以此滤波器具有线性相位。
图2(a)中实线所示的是五级CIC 抽取滤波器的幅频响应，抽取因子R =5，差分延迟D =1。
虚线所示的是抽取后的混迭情况。
设计CIC 滤波器主要应考虑以下几个因素：1）最大通带衰减与旁瓣电平：CIC 滤波器的幅频响应像一把梳子，每个梳齿都具有抛物线的形状。
因此它没有非常平坦的通带。
最大通带衰减出现在通带边沿处。
它的主瓣宽度为RD π/4。
峰值在0=ω处，左右第一个零点为RD π/2±。
旁瓣峰值点RD π/的奇数倍处在如图2所示。
2）混迭误差：如果差分延迟2=D ，抽取后的最大混迭出现在第一旁瓣RD π/3处如图2(b)所示，如果D =1，抽取后的最大混迭出现在R π/处，如图2(a)所示。
如果信号的截止频率为c f ，且c f <最大混迭频率，那么最大混迭出现在c AI f f -1=处。
由于CIC 滤波器的幅频响应的曲线形状不能改变，要减小最大通带衰减只能减小有用信号带宽占主瓣带宽的比例。
而主瓣的宽度（零点的位置和数目）是由RD 决定的。
因此如果信号的带宽确定，要保持通带衰减在允许的范围内，那么抽取后的取样率就不能太低。
此外要减小旁瓣幅度只能通过增加滤波器的级数N ，但是随着N 的增加，主瓣将变得越来越尖，即通带衰减将变大。
所以设计CIC 滤波器主要是根据通带和阻带指标选取适当的抽取因子和级数。
Hogenauer 已把6~1=N，图1 用于抽取的积分梳状滤波器结构 图2 差分延迟为1和2时抽取后的混迭情况第1期 候永宏等：数字下变频及抽取的FPGA 实现 125 ()R f f s c /128/1~2/1=，2 ,1=D 时的通带衰减与最大混迭列成表格。
也可以用式（6）非常容易求得。
4 CIC 抽取滤波器FPGA 实现4.1 寄存器长度的确定由于二进制补码对溢出能进行自动补偿，对积分器的溢出可不考虑。
最大寄存器长度定义为表示输入幅度全部为最大时的滤波器输出幅度所需的长度。
它在CIC 滤波器设计过程中用来保证不至于因为寄存器溢出而导致数据的丢失。
Hogenauer 已证明[3]如果输入数据的位数为in B ，那么，滤波器输出的最高位序号为：⎡⎤1log 2max −+=in B RD N B （7） 式中假定最低位序号为0；⎡⎤x 表示大于等于x 的最小整数。
总的数据宽度为： 1max +=B B w （8） w B 不仅是滤波器输出所需的最大位宽，而且也是滤波器中间各级所需的最大位宽。
4.2 截断和舍入在许多情况下，w B 相对来讲是很大的，相应的寄存器位数也就很宽。
Hogenauer 已证明[3]：如果滤波器的最终输出位数小于w B ，那么在滤波器的每一级都可用舍入或截断来减少寄存器的长度，而对输出的精度没有明显的影响[3]。
设输出位数为out B ，所以丢弃的位数为： out w N B B B −=+12 （9）合理的设计准则是使前2N 个误差源产生的误差方差小于等于最后一个误差源，而且使这些误差均匀分布在各个误差源内。
所以可用下列方程确定每一级可丢弃的位数[3]：⎥⎦⎥⎢⎣⎢++−=+6log 21log log 22212N F B N T j j σ （10） 式中： 12,21,2, 1)(22+==⎪⎩⎪⎨⎧=∑N j N j k h F k j j L 为第j 个误差源的误差对输出误差的影响，12+N T σ为最后一级的截断误差。
5 设计实例某D/A 转换器的输出用14位二进制补码，抽取后的输出用16位二进制补码，抽取因子为5=N ，5=R ，1=D 。
由式（7）得26max =B ；由式（10）得各级可舍弃的位数为0,0,2,3,4,4,5,6,7,7。
各级实际的位数取26, 26, 24, 24, 22, 22, 20, 20, 20, 20, 16。
FPGA 采用Xilinx 的Spartan XCS20XL ，它总共有20000个逻辑门，400个CLB 。
积分器实际上就是一个累加器，由于Spartan 系列FPGA 具有Xilinx 专用的快速进位逻辑，各个积分级的延迟没有显著的差别。
梳状滤波器：梳状级有五级，如果按照图1的结构实现，信号的延迟会是单级的5倍，这将严重影响它的处理速度。
如果在每一级间增加一个延迟单元，梳状滤波器的传递函数变为： R RD C z z z H −−−=）（1)( （11）总的传递函数变为： RN N RD N C N I z z z z H z H z H −−−⎟⎟⎠⎞⎜⎜⎝⎛−−==111)()()( （12） 可见在梳状级间增加一个延迟单元对滤波器的频率响应没有影响，但处理速度可提高4倍。
数字混频部分的原理如图3所示：控制信号1为对时钟4分频的结果，当它为高时，2补码形成电路输出相当于输入信号乘以-1；低时，输出为输入数据。
控制信号2为对时钟2分频的结果，实际上就是将输入数据的每一位与控制信号逻辑‘与’，这样当控制信号为高时，按位与电路输出为原输入数据；低时，输出为0。
对于14位输入，14位输出，连同附加的控制电路，总共只使用了17个CLB 。
图3数字混频器实现方法126 电路与系统学报第10卷整个设计只用了198个CLB，如果采用FIR滤波器结构，要达到同样的功能，至少需要13800个CLB[4]。
用Foundation 3.1进行时序分析表明，它的数据处理速率可达120MHz。
如果要求最大通带衰减不超过3dB，对混迭成分的最小衰减不小于80dB，由式（6）可求得输出信号的采样率与有用信号最高频率之比应小于8:1。
