Verilog HDL入门基础之门级建模

Verilog门级建模 门级建模就是将逻辑电路图⽤HDL规定的⽂本语⾔表⽰出来，即调⽤Verilog语⾔中内置的基本门级元件描述逻辑图中的元件以及元件之间的连接关系。

Verilog语⾔内置了12个基本门级元件模型，如下表所⽰。

门级元件的输出、输⼊必须为线⽹类型的变量。

1.多输⼊门 and、nand、or、nor、xor和xnor是具有多个输⼊的逻辑门，它们的共同特点是：只允许有⼀个输出，但可以有多个输⼊。

and的⼀般调⽤格式为：and A1(out, in1, in2, in3); 其中，调⽤名A1可以省略。

nand、or、nor、xor和xnor的调⽤格式与and的类似。

2.多输出门 buf、not是具有多个输出的逻辑门，它们的共同特点是：允许有多个输出，但只有⼀个输⼊。

⼀般的调⽤格式为：　buf B1(out1, out2,..., in);not N1(out1, out2,..., in); 其中，调⽤名B1、N1可以省略。

3.三态门 bufif1、bufif0、notif1和notif0是三态门元件模型。

这些门有⼀个输出、⼀个数据输⼊和⼀个输⼊控制。

如果输⼊控制信号⽆效，则三态门的输出为⾼阻态z。

⼀般的调⽤格式为：bufif1 B1(out, in, ctrl);bufif0 B0(out, in, ctrl);notif1 N1(out, in, ctrl);notif0 N0(out, in, ctrl); 其中，调⽤名B1、B0、N1和N0可以省略。

例1：1module _2to1muxtri(A, SEL, L);23input A, SEL;4output L;5tri L;67bufif1(L, A, SEL);89endmodule。

2.1.6 自顶向下的设计实例
例2.3 脉动进位计数器顶层模块
例2.4 触发器T_FF 例ຫໍສະໝຸດ .5 带异步复位的D触发器 D_FF
例2.6 激励模块
激励信号和波形输出
2.1.7 小结
用于数字电路设计的两种方法：自顶向下方法和自底向上
方法。在当今的数字电路设计中，这两种方法经常组合使 用。随着设计复杂性的增加，使用这些结构化的方法来进 行设计管理变得越来越重要。 模块是Verilog中的基本功能单元。模块通过调用（实例引 用）来使用，模块的每个实例都被惟一标识，以区别于同 一模块的其他实例。每个实例都拥有其模板模块的不同副 本。读者需要将模块和模块实例区别开来。 仿真有两个不同的组成部分：设计块和激励块，激励块用 于测试设计块。激励块通常是顶层模块。对设计块施加激 励有两种不同的模式。 以脉动进位计数器为例，一步步地解释了为各个部分创建 仿真的过程。
说明为向量，则默认线网的位宽为1。线网的默认值为 z（trireg类型的线网例外，其默认值为x）。线网的值 由其驱动源确定，如果没有驱动源，则线网的值为z。
2.2.2.3 寄存器(reg,integer,real,time)
寄存器用来表示存储元件，它保持原有的数值，直到被
改写。寄存器数据类型一般通过使用关键字reg来声明， 默认值为x。例3.1给出了如何使用寄存器的例子。 例3.1 寄存器的声明和使用
一个模块的示例
Verilog HDL的四种描述方式
行为或算法级：Verilog所支持的最高抽象层次。设计者只
注重其实现的算法，而不关心其具体的硬件实现细节。在 这个层次上进行的设计与C语言编程非常类似。 数据流级：通过说明数据的流程对模块进行描述。设计者 关心的是数据如何在各个寄存器之间流动，以及如何处理 这些数据。 门级：从组成电路的逻辑门及其相互之间的互连关系的角 度来设计模块。这个层次的设计类似于使用门级逻辑简图 来完成设计。 开关级：Verilog所支持的最低抽象层次。通过使用开关、 存储节点及其互连关系来设计模块。在这个层次进行设计 需要了解开关级的实现细节。

在传输信号时没有延迟。但是，当开关值切换时有开 （turn-on）和关（turn-off）延迟。可以给双向开关指 定0个、1个或2个延迟，如下表所示。
specify块 也可以给使用开关设计的模块指定路径延迟（引脚到引
脚的延迟）以及时序检查。用specify块可以描述路径延 迟。在第10章中详细讨论了路径延迟说明，它在开关级 模型中也完全适用。
描述方式：
因为开关是用Verilog原语定义的，类似 于逻辑门，实例名称是可选项，所以调用 （实例引用）开关时可以不给出实例名称。
信号out的值由信号data和control的值确定。 out的逻 辑值如表11.1所示。 信号data和control的不同组合导致 这两个开关输出1，0或者z或x，逻辑值(如果不能确定 输出为1或0，就有可能输出z值或x值)。符号L代表0或 z，H代表1或z。
因此，NMOS开关在control信号是1时导通。如果 control信号是0，则输出为高阻态值。与此类似，如 果control信号是0，则PMOS开关导通。 具体的输入 输出参见下表：
CMOS开关用关键字cmos声明。CMOS开关的符号如下图所 示。
CMOS开关实例的引用： CMOS门本质上是两个开关（NMOS和PMOS）的组合体可
f=ab …
主讲 陈付
安徽师范大学 2015
第3讲 Verilog HDL常用建模方法
电路（开关级）级建模
门级（逻辑级）建模
数据流建模
行为级（RTL级）建模
Verilog模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型 类型共有以下五种： （1）系统级(system) （2）算法级(algorithmic) （3）RTL级(Register Transfer Level): （4）门级(gate-level): （5）开关级(switch-level)

clk,clrb;
input[3:0]
d;
output[3:0] q;
flop f1(d[0],clk,clrb,q[0],), f2(d[1],clk,clrb,q[1],), f3(d[2],clk,clrb,q[2],), f4(d[3],clk,clrb,q[3],);
endmodule
9
9.2 Verilog HDL的行为描述建模
3
9.1 门级结构
一个逻辑网络是由许多逻辑门和开关所组成，因此用逻辑门的 模型来描述逻辑网络是最直观的。 Verilog HDL提供了一些门类型的关键字，可以用于门级结构建 模。
4
9.1.1 与非门、或门和反向器及其说明语法 Verilog HDL中有关门类型的关键字共有26个之多。我们只介绍 8个。
2
对于数字系统的逻辑设计工程师而言，熟练地掌握门级、 RTL级、算法级、系统级是非常重要的。而对于电路基本部 件（如门、缓冲器、驱动器等）库的设计者而言，则需要掌 握用户自定义源语元件（UDP）和开关级的描述。
一个复杂电路的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。 这些模块可以分别用不同抽象级别的Verilog HDL描述，在 一个模块中也可以有多种级别的描述。利用Verilog HDL语 言结构所提供的这种功能就可以构造一个模块间的清晰层次 结构来描述极其复杂的大型设计。
`define stim #100 data=4'b //宏定义 stim,可使源程序简洁 event end_first_pass; //定义事件end_first_pass
hardreg reg_4bit (.d(data), .clk(clock), .clrb(clearb), .q(qout));

第四章 Verilog-HDL的建模1.内容回顾通常认为，给硬件建模的模型可以分为5个层次：▪系统级和算法级建模通常是软件工程师用C语言开发的软件模型，目的在于验证设计思想是否正确。

HDL也能做一些算法级建模的工作，但是有很多算法描述不被综合工具支持。

▪行为级建模主要考虑一个模块的抽象功能描述，而不考虑其具体以实现（具体电路结构由综合工具得到）。

▪门级模型是对电路结构的具体描述，主要是描述与、或、非等基本门电路的连接方式。

▪开关级模型是把最基本的MOS晶体管连接起来实现电路功能。

注：这5个层次从高到低越来越接近硬件。

Verilog HDL有两种建模方法：结构建模方法和行为建模方法。

结构建模方法是对电路具体结构的描述：1.调用Verilog内置门元件（门级结构描述）2.调用开关级元件（晶体管级结构描述）3.用户自定义元件UDP（也在门级）4.子模块调用行为建模方法是对电路功能的描述1.数据流行为建模2.顺序行为建模2.结构建模结构建模是对电路具体结构的描述，是一种比较底层的方法。

简单说，就是把所需要的基本电路单元（逻辑门、MOS开关等）调出来，再用连线把这些基本单元连接起来。

(调用、连线)。

2.1 内置的基本单元Verilog HDL为门级电路建模提供了26个内置基本单元，分类如下：多输入门：and, nand, or, nor, xor, xnor多输出门：buf, not三态门： bufif0, bufif1, notif0, notif1上拉、下拉电阻：pullup, pulldownMOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1注：多输入门、多输出门和三态门构成Verilog-HDL的内置基本门。

2.1.1多输入门1.内置的多输入门包括: and nand nor or xor xnor2.这些逻辑门只有单个输出， 1个或多个输入。

output Y; input A,B,C,D; input S1,S0; input En_;
9
语法形式：
端口类型 [端口位宽左界：端口位宽右界] 端口名；
端口类型
输入—input 输出—output 双向—inout
宽度
input [2:0] cin； cin[2]、cin[1]、cin[0] output [0:4] cout； cout[0]、cout[1]、cout[2]、cout[3]、cout[4] inout [4:7] fast； fast[4]、fast[5]、fast[6]、fast[7]
范例
bufif1 bufif0 notif1 notif0 b1(Y,A,ctrl); b2(Y,A,ctrl); n1(Y,A,ctrl); n2(Y,A,ctrl);
16
模块实例化
语法形式
模块名称 实例名称（端口连接）；
两种连接方式
按顺序连接 按名称连接
17
按顺序连接
欲调用此模块
module MUX4x1(Y,A,B,C,D,S1,S0,En_); 顺 output Y; 序 input A,B,C,D; module Test; 一 input S1,S0; reg a,b,c,d,en_; //连接输入端 致 ！ input En_; reg s1,s0; …… wire y; //连接输出端 //模块功能部分 …… //省略 endmodule MUX4x1 mymux(y,a,b,c,d,s1,s0,en_); endmodule
10
定义一个2位宽度的输入信号a
input input input input [1:0] [0:1] [3:4] [2:1] a; a; a; a;

27
UDP基本结构
Verilog HDL数字系统设计及仿真
primitive UDP名称(输出端口,输入端口1,……,输入端口n); output 输出端口名; input 输入端口名;
reg 寄存器名; initial //初始化寄存器，这两行在时序UDP中使用
table ……//状态表信息
endtable
endprimitive
28
UDP基本规则
Verilog HDL数字系统设计及仿真
➢ 1.UDP只能有一个1位的输出端口，输出端口必须
在端口列表的第一个位置。不允许有多个输出端 口或多位输出端口。如下声明均是违法的：
output a,b;
//多个输出违法
output [1:0] c; //多位输出违法
5
门级建模结构
Verilog HDL数字系统设计及仿真
➢模块定义 ➢端口声明 ➢内部连线声明 ➢门级调用
6
模块定义
Verilog HDL数字系统设计及仿真
➢语法要求
module 模块名（端口名1，端口名2……）；
……
endmodule
➢例如：
端口列表，只写名称 标识符，自己定义
module MUX4x1(Y,A,B,C,D,S1,S0,En_); module abc(a,b,c)； module adder(a,b,cin,sum,cout)； module test；
endmodule
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Verilog HDL数字系统设计及仿真
➢测试模块
module Test;
reg a,b;
wire y;
mynand nand1(y,a,b);
initial

名称 缓冲门 关键字 buf 图标 名称 非门 关键字 not 图标
真值表：
实例引用： buf B1 ( F1, F2, F3, F4, CLK);
not N1 (A, B, ready); clk
F1 F2 F3 F4
Verilog语言建模 Verilog语言建模
内建三态门
名称 高有效 三态门 bufif1 关键字 图标 名称 高有效 三态非门 低有效 低有效 三态门 bufif0 三态非门 notif0 notif1 关键字 图标
Verilog语言建模 Verilog语言建模
带门延迟的实例引用
无延迟值： 无延迟值： not N1 (Qbar, Q) ; 延，门时延为0。 1个延迟值： nand #6 个延迟值： (Out, In1, In2) ; 所有时 延均为6，即上升时延和下降时延都是6。 2个延迟值： and #(3,5) (Out, In1, In2, In3 ) ; 个延迟值 上升时延被定义为3，下降时延为5，转换到x的时延是 x 3和5中间的最小值，即3。 3个延迟值：notif1 #(2,8,6) ( Dout, Din1, Din2) ; 个延迟值 notif1 上升时延为2，下降时延为8，截止时延为6，转换到x x 的时延是2、8和6中的最小值，即2。 因为没有定义时
4选1多路选择器的门级结构建模 选 多路选择器的 多路选择器的门级结构建模
module MUX4x1 (Z , D0 , D1 , D2 , D3 , S0 , S1) ; output Z; //端口说明 input D0 , D1 , D2 , D3 , S0 , S1; //端口说明 wire T1,T2, T3, T4; //内部线网说明，缺省说明 S0bar, S1bar and (T0 , D0 , S0bar , S1bar) , (T1 , D1 , S0bar , S1) , (T2 , D2 , S0 , S1bar) , (T3 , D3 , S0 , S1) ; not (S0bar , S0) , (S1bar , S1) ; or (Z , T0 , T1 , T2 , T3) ; endmodule // 1个或门 // 2个非门 // 4个与门

end
endmodule
10
9.2.1 仅用于产生仿真测试信号的Verilog HDL行为描述建模
`include "flop.v" `include "hardreg.v" module hardreg_top; reg clock, clearb;
//为产生测试用的时钟和清零信号需要寄存器 reg[3:0] data ; //为产生测试用数据需要用寄存器 wire[3:0] qout;//为观察输出信号需要从模块实例端口中引出线
: out;
00
: 0;
01
: 0;
10
: 0;
11
: 1;
endtable //状态表定义结束
endprimitive //自定义原语udp_and的定义结束
1逻辑元件的功能，也就是说，可 以利用UDP来定义自己特色的用于仿真的基本逻辑元件模块并 建立相应的原语库。这样，就可以与调用Verilog HDL基本逻 辑元件同样的方法来调用原语库中相应的元件模块，并进行仿 真。由于UDP是用查表的方法来确定其输出的，用仿真器进行 仿真时，对它的处理速度较对一般用户编写的模块快得多。与 一般的用户模块比较，UDP更为基本，它只能描述简单的能用 真值表表示的组合或时序逻辑。
12
initial
begin
#55;
repeat(4)
//重复四次产生下面的data变化
begin
data=4'b0000;
`stim 0001;
`stim 0010;
`define stim #100 data=4'b
`stim 0011;
`stim 0100;

第5章
门电平模型化
本章讲述Verilog HDL为门级电路建模的能力，包括可 以使用的内置基本门和如何使用它们来进行硬件描述。
5.1 内置基本门
Verilog HDL中提供下列内置基本门： 1) 多输入门： and, nand,or, nor, xor, xnor 2) 多输出门： buf, not 3) 三态门： bufif0, bufif1, notif0,notif1 4) 上拉、下拉电阻： pullup, pulldown 5) MOS开关： cmos, nmos, pmos, rcmos, rnmos, rpmos 6) 双向开关： tran,tranif0, tranif1, rtran, rtranif0, rtranif1
第一个实例为一个实例名为P1 的pmos开关。开关的输入 为SmallBus，输出为BigBus，控制信号为GateControl。
cmos(mos求补)和rcmos(cmos的高阻态版本)开关有一个数据 输出，一个数据输入和两个控制输入。这两个开关实例语句的语法 形式如下：

第一个端口为输出端口， 第二个端口为输入端口，第三 个端口为n通道控制输入，第
电阻)和rpmos开关有一个输出、一个输入和一个控制输入。实例的基
本语法如下： 第一个端口为输出，第二个端口是输入，第三个端口是控制输入端。 如果nmos和rnmos开关的控制输入为0，pmos和rpmos开关的控制为 1，那么开关关闭，即输出为z；如果控制是1，输入数据传输至输出； 如图5 - 5所示。
三态门有: bufif0 bufif1 notif0 notif1 这些门用于对三态驱动器建模。这些门有一个输出、一个数据输
入和一个控制输入。三态门实例语句的基本语法如下：

控制信号端口的buf/not门：
bufif1 bufif0 notif1 notif0
表5．3
三态门bufif/notif门的真值表
例5．3
调用(实例引用) bufif/notif门的例子
//调用(实例引用)bufif
bufif1 b1 (out, in, ctrl);
bufif0 b0 (out, in, ctrl); //调用(实例引用) notif notif1 n1 (out, in, ctrl); notif0 n0 (out, in, ctrl);
and (OUT, IN1, IN2);
//合法的门实例引用
表5.1
基本门的真值表
5．1．2
的原语： buf not
缓冲器/非门
Verilog提供了两种基本的门：缓冲器(buf)/非门(not)
它们的逻辑符号如图5．2所示：
图5．2缓冲器和非门
例5．2
缓冲器/非门的门级调用(实例引用)
//基本门的实例引用
与门(and)和或门(or)
与门(and)、或门(or)都具有一个标量输出端和多个标
量输入端。门的端口列表中的第一个端口必定是输出(端 口)，其后为输入端口。当任意一个输入端口的值发生变 化时，输出端的值立即重新计算。Verilog语言中可以使 用的属于与/或门类的其他门的术语包括
and nand
第5章 门级建模
学习目标
●学习Verilog提供的门级原语。
●理解门的实例引用、门的符号以及and/or， buf/not类型的门的真值表。 ●学习如何根据电路的逻辑图来生成Verilog 描述。
●讲述门级设计中的上升、下降和关断延迟。
●解释门级设计中的最小、最大和典型延迟。

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3.门延迟举例
考虑一个简单的例子，说明如何使用门延迟为逻辑电 路建立时序模型。假设模块D实现逻辑功能： out = (a ·b) + c。
模块D的逻辑图如下，其中包含了一个延迟时间为5个 单位的与门和一个延迟时间为4个单位的或门。
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习题1
利用双输入端的nand门，用Verilog编写自己的双输 入端的与门、或门和非门，把它们分别命名为my_or， my_and和my_not，并通过激励模块验证这些门的功 能。
nand o1(out,out1,out2); nand o2(out1,in1,in1); nand o3(out2,in2,in2);
endmodule
module my_not(in,out); input in;
output out; nand n1(out,in,in);
endmodule
nd2(b,ndata,clock), nd3(c,a,d), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd7(q,e,qb), nd8(qb,q,f,clear); not iv1(ndata,data), iv2(nclock,clock); endmodule
-
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3.2.1 门的类型
1.与/或门
Verilog语言中常用的门包括如下几种（以二输入为例）：
-
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在Verilog语言中，我们可以调用（实例引用）这些逻辑 门来构造逻辑电路。在门的实例引用中，输入端口的数 目可以超过两个，这时只需将输入端口全部排列在端口 列表中即可，Verilog会根据输入端口的数目自动选择引 用合适的逻辑门。注意，在门级原语实例引用的时候， 我们可以不指定具体实例的名字，这一点为设计师编写 需要实例引用几百个门的模块提供了方便。 格式：

心 中 数据类型定义：寄存器型（有保持功能）
实验缺省：wire导线型 系 电时钟上升沿执行下面语句块：描述时序
语句 begin
信
块
描述组 合电路
if (reset) q<=0;//清学0
else q<=
q
+
大 cin浙; 江//计数或保持
reset cin clk
cout 8
end
assign cout=&q && cin; // 进位
浙
true_expression:false_expression;
例，2选1的MUX：
out=sel?in1:in0
电
input[N:1]
in0,in1;
信 学
输入、输出端口描述
--描述外部特性
input sel;
大
assign out=sel浙?i江n1:in0;
endmodule
逻辑功能描述 --描述内部特性
程序为模块结构，包含在module与endmodule之间
8 out
第8页
例0.2 4位二进制加法计数器（带同步清0） 1、功能描述：
其功能，隐藏其具体的细节实现。 心
•提高逻辑设计的效率，降低设计成验本中，更重要的是缩
短设计同期。
实
系
•可读性强，易修改。
电
信
学
注意
大 江
浙
HDL追求对硬件的全面描述，而将HDL描述在目标器件上实现是
由EDA工具软件的综合器完成。受限于目标器件，并不是所有Verilog
HDL语句均可被综合。
第6页
0.2 Verilog HDL的基本结构

西安郵電學院verilog设计基础课内实验报告书系部名称：计算机系学生姓名：常成娟专业名称：电子信息科学与技术班级：电科0603学号：22号时间： 2006-9-11 至 2006-9-22实验题目门级建模一、实验内容1、使用bufif0和bufif1设计一个二选一多路选择器；2、在设计完成后，写出激励模块对其进行仿真。

二、详细设计多路选择器，如下图所示：门b1和b2的延迟如下所示：最小值典型值最大值上升延迟 1 2 3下降延迟 3 4 5关断延迟 5 6 7用三个输入端in1，in2，s，一个输出端out，其功能是实现一个二选一多路选择器。

用s来控制输出。

用下面的输入——输出关系表对其功能进行验证：In0 In1 s Out0 1 1 10 1 0 01 0 1 01 0 0 11 0 1 0三、仿真结果四、调试情况，设计技巧及体会通过本次实验我学会了从门级抽象的角度来设计电路，同时练习了所学的词法约定和语法结构、模块以及端口。

学会自己独立使用verilog语言对实际硬件建模。

并学会了如何设计激励，尽可能把在容易出现的错误找出来地方改变激励信号，在五、源程序清单module mux2(out, in1, in0,s);output out;input in0,in1,s;bufif0 #(1:2:3,3:4:5,5:6:7) b1(out,in0,s);bufif1 #(1:2:3,3:4:5,5:6:7) b2(out,in1,s);endmodulemodule t_mux2;reg IN1,IN0,S;wire OUT;mux2 s1(OUT,IN1,IN0,S);initialbeginIN0= 0;IN1= 1;S= 1;#10 S= 0;#10 S= 1;IN0= 1;IN1= 0;S= 1;#10 S= 0;#10 S= 1;endinitial$monitor($time,"IN0= %b,IN1= %b,S= %b,OUT= %b\n",IN0,IN1,S,OUT); endmodule。

中文版Verilog HDL简明教程：第5章门电平模型本章讲述Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬件描述。

5.1 内置基本门Verilog HDL中提供下列内置基本门：1) 多输入门：and, nand,or, nor,xor,xnor2) 多输出门：buf, not3) 三态门：bufif0, bufif1, notif0,notif14) 上拉、下拉电阻：pullup, pulldown5) MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos6) 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1门级逻辑设计描述中可使用具体的门实例语句。

下面是简单的门实例语句的格式。

gate_type[instance_name] (term1, term2, . . . ,termN);注意，instance_name是可选的；gate_type为前面列出的某种门类型。

各term用于表示与门的输入/输出端口相连的线网或寄存器。

同一门类型的多个实例能够在一个结构形式中定义。

语法如下:gate_type[instance_name1] (term11, term12, . . .,term1N),[instance_name2] (term21, term22, . . .,term2N),. . .[instance_nameM] (termM1, termM2, . . .,termMN);5.2 多输入门内置的多输入门如下:and nand nor or xor xnor这些逻辑门只有单个输出，1个或多个输入。

多输入门实例语句的语法如下:multiple_input_gate_type[instance_name] (OutputA, Input1, Input2, . . .,InputN);第一个端口是输出，其它端口是输入。

门级建模门级建模是指调用Verilog内部自定义的基本门元件（或者用户自定义基本元件）来对硬件电路进行结构描述门级建模方式采用的是一种特殊的模块调用方式。

此时所调用的模块式Verilog内部预先定义好的基本门级元件或者用户自定义的基本元件，在这种建模方式下硬件电路将被描述成由一组基本门级元件的实例组成。

内置基本门级元件Verilog HDL内含的基本门级元件有14中，包括and（与门）、nand（与非门）、or（或门）、nor（或非门）、xor（异或门）、xnor（异或非门）、buf（缓冲器）、not（非门）、bufif1（高电平使能缓冲器）、bufif0（低电平使能缓冲器）、notif1（高电平使能非门）、notif0（低电平使能非门）、pullup（上拉电阻）、pulldown（下拉电阻）基本门级元件的调用其语法格式为：<门级元件名><驱动强度说明>#(<门级延时量>)<实例名>(端口连接表);对上述格式做如下说明：•<门级元件名>：就是前面列出的Verilog HDL内含的14种基本门级元件类型中的任意一种，它用于指明被当前模块调用的是哪一种门级基本元件。

•<驱动强度说明>：这一项是可选项，它的格式为：（<对高电平的驱动强度>,<对低电平的驱动强度>）<驱动强度说明>用来对本次基本门级元件调用所引用的门级元件实例的输出端驱动能力加以说明。

这是因为：在结构建模方式下，一条连线可能会由多个前级输出端同时驱动，该连线最终的逻辑状态将取决于各个驱动端的不同驱动能力，因此有必要对元件实例的输出驱动能力进行说明。

对于门级元件，驱动强度分为对高电平（逻辑1）的驱动强度和对低电平（逻辑0）的驱动强度，因此<驱动强度说明>部分由<对高电平的驱动强度>和<对低电平的驱动强度>这两种成分组成。

第五章门级建模本章学习目标学习Verilog 提供的门级原语提供的门级原语。

理解门的实例引用理解门的实例引用、、门的符号以及and/or ，buf/not 类型的门的真值表类型的门的真值表。

学习如何根据电路的逻辑图来生成Verilog 描述描述。

讲述门级设计中的上升讲述门级设计中的上升、、下降和关断延迟下降和关断延迟。

解释门级设计中的最小解释门级设计中的最小、、最大和典型延迟最大和典型延迟。

5.1 门的类型——与门/或门）：以二输出为例）：语言中常用的门包括如下几种（（以二输出为例Verilog语言中常用的门包括如下几种与门函数与门函数““and”and gate_name ( output, input1, .., inputn);gate_type gatename (A1, … , An, F)；与非门函数与非门函数““nand”nand gate_name ( output, input1, .., inputn); 门级模型或门函数或门函数““or”or gate_name ( output, input1, .., inputn);或非门函数或非门函数““nor”nor gate_name ( output, input1, .., inputn); 非门函数非门函数““not”not gate_name ( output, input);5.1 门的类型——与门/或门的引用在Verilog 语言中语言中，，我们可以调用我们可以调用（（实例引用实例引用））这些逻辑门来构造逻辑电路构造逻辑电路。

在门的实例引用中在门的实例引用中，，输入端口的数目可以超过两个两个，，这时只需将输入端口全部排列在端口列表中即可这时只需将输入端口全部排列在端口列表中即可，，Verilog 会根据输入端口的数目自动选择引用合适的逻辑门会根据输入端口的数目自动选择引用合适的逻辑门。

注意注意，，在门级原语实例引用的时候在门级原语实例引用的时候，，我们可以不指定具体实例的名字的名字，，这一点为设计师编写需要实例引用几百个门的模块提供了方便供了方便。