电子科大数字电路,期末试题101102半期考试试卷-答案

电子科技大学二零零九至二零一零学年第 二 学期期 末 考试数字逻辑设计及应用 课程考试题 A 卷（120分钟）考试形式：闭卷 考试日期2010年7月12日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末 60 分一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ ]2,[X]one's-complement =[ ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 0 ]2421B. [1625]10=[01001 ]excess-3C. [ 1010011 ]GRAY =[10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V , V OH min = 2.7 V , V IL max = 0.8 V , V IH min = 2.0 V , then the low-state DC noise margin is 0.3V ,the high-state DC noise margin is 0.7V .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Moore machine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need 4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least8state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, the D input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement =01101010 and [B]one's-complement =1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K ⨯8 bits RAM to form a 16 K ⨯ 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go through if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F,A B C F三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G) （5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’ = A·(B ’C )’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C ’D (或= A +B’·C+BC’+B’D+BD’+CD ’)= A +B’·C+BD’+C ’D (或= A + BC’+B’D +CD ’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it （6’）),,,(Z Y X W F Π(1,3,4,6,9,11,12,14)------3分 F= X ’Z ’+XZ -----2分 =( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分-六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equations and output equation. Q2Q1Q0 denote the present states, Q2*Q1*Q0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）Q2Q1Q0Q2*Q1*Q0*Z000 100 0100 110 0110 111 0111 011 0011 001 0001 000 1激励方程式：D2=Q0’（2分，错-2分）D1=Q2 （2分，错-2分）D0=Q1 （2分，错-2分）修改自启动：D2=Q0 +Q2Q1’（1分，错-1分）D1=Q2+Q1Q0’（1分，错-1分）D0=Q1+Q2Q0 （1分，错-1分）输出方程式：Z=Q1’Q0 （1分，错-1分）得分七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’）For example:X：0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 ……Z：0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output table八、Please write out the state/output table and the transition/output table and theexcitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D ）（10’）Transition/output table State/output table Excitation/output table（4分） （3分） （3分）评分标准：转移/输出表正确，得4分；每错一处扣0.5分，扣完4分为止；由转移/输出表得到状态/输出表正确，得3分；每错一处扣0.5分，扣完3分为止；激励/输出表正确，得3分；每错一处扣0.5分，扣完3分为止。

电子科技大学二零壹壹年至二零一贰学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟） 考试日期 2012年4月22日I. To fill the answers in the “( )” (2’ X 20=40) 1. [42.25 ]10 = ( 2A.4 )16 = ( 52.2 )8 .2. The binary two ’s complement is （1011）, then its corresponding 8-bit two ’s complement is ( 11111011 ), and 8-bit one ’s complement is ( 11111010 ), and 8-bit signed-magnitude is ( 10000101 ).3. The 8421-BCD code is （10011000）8421-BCD ，then its corresponding decimal number is ( 98 ).4. The binary number code is （10101011）2, then its corresponding Gray code is ( 11111110 ).5. If F = ∏ABC (1,3,5)，then its dual expression is =D F ∑ABC ( 2,4,6 ), and the complement expression of the function F is F ’=∑ABC ( 1,3,5)。

6. The range of 8-bit two ’s complement is (-128 ~ 127), and the range of 8-bit unsigned binary number is (0 ~ 255).7. If there are 2012 different states, we need at least ( 11 ) bits binary code to represent them.8. For the two ’s complement addition and subtraction operation, if [ A ] two’s -complement =11011011, and [ B] two’s -complement =10011111 , calculate [-A-B ] two’s -complement , [A-B ] two’s -complement , and indicate whether or not overflow occurs.[-A-B ] two’s -complement = [ 10000110 ], overflow: [ yes ] [A-B ] two’s -complement = [ 00111100 ], overflow: [ no ]9. The maximum LOW-state output current I OLmax for an HC-series CMOS gate driving CMOS inputs is 0.02mA, the maximum HIGH-state output current I OHmax is -0.02mA, and the maximum input current I Imax for an HC-series CMOS input in any states is A μ1±, the DC fanout at HIGH-state is ( 20 ).10. The unused CMOS NAND gate inputs should be tied to logic ( 1 ).11. The following logic diagram Fig.1 implements a function of 3-variable with a 74x138. The logicfunction can be expressed as F (A,B,C) =∏A,B,C ( 2, 3,4,5,7 ).Fig.112. The CMOS circuit is shown in Fig.2. Write the function of the circuit. ( F=(AB+C+D)’ )Fig.2II. There is only one correct answer in the following questions.(3’ X 10=30)1. What is the correct 2’s -complement representation of the decimal number -325?（ A ） A) 1010111011 B) 1101000101 C) 1011010011 D) 10101001102. A 20-to-1 multiplexer need ( B ) selection control inputs at least.A) 4B) 5C) 6D) 203. In the 8-radix number system, the result of operation 721/20 is: ( B )A) 36.05B) 35.04C) 35.05D) 36.044. What is the duality logic function of the logic function: F = ∑ABC (0,3,5,7)（ C ）A),,(1,2,4,6)A B C ∑ B),,(0,2,4,7)A B C ∑ C),,(0,2,4,7)A B C ∏D),,(1,2,4,6)A B C ∏5. The inputs waveform A,B,C and output waveform F of a combinational circuit are shown as Fig.3. The canonical product-of-sums expression of this circuit is （ D ）A)(),,2,3,5,7A B C∑B)(),,0,2,4,6A B C∑C) ,,(1,2,4,7)A B C ∏ D),,(0,3,5,6)A B C ∏Fig.36. For each of the following logic expressions, ( B ) is the hazard-free circuit.A) F=A’·B + A·C + B’·C B ) F=A’·B + A·C + B·C C) F=(A+B)·(B’+C)·(C+D) D) F=(A+B’)·(B+C)·(C’+D) 7. For the logic function )''()''(),,,(C B D C AB D C B A F '++=， the corresponding minimal sum is （ A ）.A) A’+B+C’D’ B ) (A’+B+C’)(A’+B+D’) C) A’+B+B’C’D’ D ) A’+B+AC’D’8. The INVERTER and AND-OR-INVERTER circuits are shown as Fig.4 (a), (b) respectively, which conclusion below is correct? ( C )A) The delay between input and output of (a) circuit is much less than (b) circuit. B) The delay between input and output of (a) circuit is much greater than (b) circuit. C) The delay between input and output of (a) circuit is about same as (b) circuit. D) The delay relationship between circuit (a) and (b) is uncertainty.Fig.4 (a)Fig.4 (b)9. The circuit shown in Fig.5 realize a logic functin F about input variable W, X, Y . Then, the Fis:( A )A) F=,,,(0,1,3,7,9,13,14)w x y z ∑B) F=,,,(0,2,5,7,9,13,14)w x y z ∑C) F=,,,(0,1,3,7,8,12,15)w x y z ∑D) F=,,,(1,2,5,7,9,12,15)w x y z ∑Fig.510. Which of the following statements are NOT correct about logic function? ( D ) A) There are multi-expressions of a logic function ’s minimal sum. B) The canonical sum of a circuit is a sum of minterms.C) Any logic function can be expressed using a sum of minterms or a product of maxterms. D) A sum of prime implicants must be the logic function ’s minimal sum. III. Combinational Circuit Analysis And Design: [30’]1.Write the truth table and the logic function performed by the CMOS circuit in Figure 6. (7’)Fig.6Solution ：Z=S ’A+SB评分标准：真值表正确 4 分， 错一个扣0.5分；表达式正确 3分。

数电期末试卷及答案(1)数电期末试卷及答案第一部分：选择题1. 下列哪段代码可以实现2个二进制数的加法？A. y <= x1 + x2;B. y <= x1 xor x2;C. y <= x1 or x2;D. y <= x1 and x2;答案：A2. 如图，若P=0，Q=1，则S2S1S0的值为（MSI）S0 S1 S20 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A. 010B. 001C. 110D. 100答案：A3. 下列哪个逻辑门的输出始终是0？A. 与门B. 或门C. 非门D. 异或门答案：C4. 如图，若编号相同的控制输入端和定时输入端连接，输出端Q1与标志组Z1连接，D1为1，则经计时电路处理后，输出端Q3的值为 [image: 图片]A. 1B. 0C. 不确定D. 未能实现功能答案：B5. 数字电路门电路中，进行加法运算的电路是A. 选择器B. 与门C. 或门D. 全加器答案：D第二部分：填空题6. 数据位错误率BER是信道传输误码率的一种度量方式，其公式为____________。

答案：BER=已传输的数据包中错误数据包的数量÷已传输的数据包的总数量7. 在卡诺图化简时，最小项指的是只有1个取值为1的项，最大项指的是只有1个取值为0的项。

请将下面的卡诺图进行化简，给出化简后的表达式：[image: 图片]答案：B'D+ACD8. SR型触发器的名称是基于其2个输入端S和R的名称组合而来的，其中S和R代表什么？答案：S代表Set（置位），R代表Reset（清零）9. 四位二进制数1011的十进制数值为___________。

答案：1110. 计数器的输出数值加1的功能被称为“向上计数”，输出数值减1的功能被称为“向下计数”，向上计数的计数器称为___________，向下计数的计数器称为___________。

xxx~xxx学年第x学期《数字电子技术》期末复习题第一部分题目一、判断题（每题2分,共30分。

描述正确的在题号前的括号中打“√”，错误的打“×”）【】1、二进制有0 ~ 9十个数码，进位关系为逢十进一。

【】2、（325）8 ＞（225）10【】3、十进制数整数转换为二进制数的方法是采用“除2取余法”。

【】4、在二进制与十六进制的转换中，有下列关系：（100111010001）2=（9D1）16【】5、8421 BCD码是唯一能表示十进制数的编码。

【】6、十进制数85的8421 BCD码是101101。

【】7、格雷码为无权码，8421 BCD为有权码。

【】8、数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。

【】9、逻辑变量的取值，１比０大。

【】10、在逻辑代数中，逻辑变量和函数均只有0和1两个取值，且不表示数量的大小。

【】11、逻辑运算1+1=1【】12、逻辑运算A+1+0=A【】13、因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。

【】14、在时间和幅度上均不连续的信号是数字信号，所以语音信号是数字信号。

【】15、逻辑函数的运算次序为：先算括号内，后算括号外；先求与，再求或，最后求非。

【】16、AB A C BC AB A C++=+【】17、逻辑函数表达式的化简结果是唯一的。

【】18、逻辑真值表、逻辑表达式、逻辑图均是逻辑关系的描述方法。

【】19、n个变量组成的最小项总数是2n个。

【】20、逻辑函数的化简方法主要有代数化简法和卡诺图化简法。

【】21、逻辑函数化简过程中的无关项一律按取值为0处理。

【】22、数字电路中晶体管工作在开关状态，即不是工作在饱和区，就是工作在截止区。

【】23、TTL或非门的多余输入端可以接高电平。

【】24、某一门电路有三个输入端A、B、C，当输入A、B、C不全为“1”时，输出Y为“0”，输入A、B、C全为高电平“1”时，输出Y为“1”，此门电路是或门电路。

电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题 期中卷（120分钟）考试形式：闭卷 考试日期 2008年4月26日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末60 分一 二 三 四 五 六 七 八 九 十 合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2． 与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同 的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

数字电子电路 模拟试题-2一、填空题（共30分）1. 三极管有NPN 和PNP 两种类型，当它工作在放大状态时，发射结＿＿＿＿，集电结＿＿＿＿＿＿；NPN 型三极管的基区是＿＿＿＿＿＿型半导体，集电区和发射区是＿＿＿＿＿＿型半导体。

2. 把高电压作为逻辑1，低电平作为逻辑0的赋值方法称作＿＿＿＿＿＿＿逻辑赋值。

一种电路若在正逻辑赋值时为与非门，则在负逻辑赋值时为＿＿＿＿＿＿＿＿。

3. 四位二进制编码器有＿＿＿＿个输入端；＿＿＿＿个输出端。

4. 将十进制数287转换成二进制数是＿＿＿＿＿＿＿＿；十六进制数是＿＿＿＿＿＿＿。

5. 根据触发器功能的不同，可将触发器分成四种，分别是＿＿＿＿触发器、＿＿＿＿触发器、＿＿＿＿触发器和＿＿＿＿触发器。

6. 下图所示电路中，Y 1 ＝＿＿＿＿＿＿； 7. Y 2 ＝＿＿＿＿＿＿；Y 3 ＝＿＿＿＿＿＿。

二、选择题(共 20分)1. 当晶体三极管＿＿＿＿时处于饱和状态。

A. 发射结和集电结均处于反向偏置B.发射结正向偏置，集电结反向偏置 C. 发射结和集电结均处于正向偏置2. 在下列三个逻辑函数表达式中，＿＿＿＿是最小项表达式。

A ．B A B A )B ,A (Y += B.C B C B A BC A )C ,B ,A (Y ++=C. C AB ABC B C A C B A )D ,C ,B ,A (Y +++⋅⋅=3．用8421码表示的十进制数45，可以写成＿＿＿＿＿＿＿＿＿＿A ．45 B. [101101]BCD C. [01000101]BCD D. [101101]2 4．采用OC 门主要解决了＿＿＿＿＿A ．TTL 与非门不能相与的问题 B. TTL 与非门不能线与的问题 C. TTL 与非门不能相或的问题5．已知某触发的特性表如下（A 、B 为触发器的输入）其输出信号的逻辑表达式为＿＿＿A ． Q n+1 ＝A B. n n 1n Q A Q A Q +=+ C. n n 1n QB Q A Q +=+三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1． BC A C B A C B B A Y 1+⋅++= 2． Y 2＝Σm （0，1，8，9，10，11）3． Y 3见如下卡诺图1．四选一数据选择器的功能见下表，要实现Y （A ，B ，C ）＝Σm （1，4，6，7）功能，芯片应如何连接，画出电路连接图（需写出必要的解题步骤）（20分）２．触发器电路如下图所示，试根据CP 及输入波形画出输出端Q 1 、Q 2 的波形。

电子科技大学二零零五至二零零六学年第二学期期中考试“数字逻辑设计及应用”课程考试题 期中卷（120分钟）考试形式：闭卷 考试日期 2006年4月22日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末60 分一、填空题（每空1分，共15分）1、( 323 )10 =( 101000011 ) 22、(0. 4375 )10 =( 0.0111 ) 23、(1101．0011) 2 = ( 13.1875 )104、（FD ．A ）16 = ( 11110000.1010 ) 2= ( 360.50 )85、( 4531 )10 = ( 0100 0101 0011 0001 ) 8421BCD 。

6、写出与下列十进制数对应的8-bit 原码(signed-magnitude)，补码(two ’s-complement)和反码 (one ’s-complement)表达：7、已知二进制数 A = 10110100，对应的格雷码（GRAY CODE ）表达为（ 1110 1110 ） 8、与非逻辑门电路的未用输入端应接在（ 高电平或某一个输入信号端 ）上。

9、已知二进制数 A 的补码为：[A]补= 10110100，求 [-A]补=( 01001100 )二、填空题（每空3分，共30分）1、已知一个函数的积之和（与或式, The sum of productions ）列表表达式为 F =∑ABC （1，4，5，6，7），问与其对应的最简积之和表达式为：F =（ A + B ’C ）。

2、对于按照逻辑式 F AC BC '=+ 实现的电路，存在静态（ 1 ）型冒险。

3、四变量逻辑函数F = ∑ABCD (2,4,5,7,9,14)的反函数 F ’=∏ABCD ( 2,4,5,7,9,14 )。

4、已知带符号的二进制数 X1 = +1110 ，X2 = -1011，求以下的表达，并要求字长为8位。

学习中心/函授站_姓名学号西安电子科技大学网络与继续教育学院2020 学年下学期《数字逻辑电路》期末考试试题（综合大作业）题号一二三四总分题分30 10 30 30得分考试说明：1、大作业试题于2020 年10 月15 日公布：（1）毕业班学生于2020 年10 月15 日至2020 年11 月1 日在线上传大作业答卷；（2）非毕业班学生于2020 年10 月22 日至2020 年11 月8 日在线上传大作业答卷；（3）上传时一张图片对应一张A4 纸答题纸，要求拍照清晰、上传完整；2、考试必须独立完成，如发现抄袭、雷同均按零分计；3、答案须用《西安电子科技大学网络与继续教育学院标准答题纸》手写完成，要求字迹工整、卷面干净。

一、单项选择题（每小题2 分，共40 分）1、下列各数中与十进制数101 不相等的数是（ D ）。

A．（0100 0011 0100）余3BCD B．（141）8C．（1100101）2D．（66）162、八进制数（35）8的8421BCD 是（ B ）。

A．0011 1000B．0010 1001C．0011 0101D．0010 11003、为使与非门输出为1 则输入（ A ）。

A．只要有0 即可B．必须全为0C．必须全为1D．只要有1 即可4、函数F AC BC AB与其相等的表达式是（ B ）。

A．BC B．C+AB C．AC AB D．AB5、使函数F AB AC BC 等于 0 的输入 ABC 的组合是（ C ）。

A ．ABC=111 B ．ABC=110 C ．ABC=100 D ．ABC=0116、四变量的最小项ABCD 的逻辑相邻项是（ A ）。

A ．ABCDB ．ABCDC ．ABCD D ．ABCD 7、函数 F ABC B .C (A D )BC 的对偶式是（ C ）。

A ．G (A B C )(B C )(AD B C )B ．G A BC (B C )ADB CC ．G A B C (B C )(AD B C )D ．G A BC (B C )AD B C8、FA B C ADE BDE ABC 的最简式为（ A ）。

电子技术应用实验2（数字电路综合实验）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.用数字示波器双踪测量不同频率的相关信号时，应选哪个信号为触发源？参考答案:频率低的信号2.约束文件中“set_property PULLDOWN true [get_ports {col[3]}]”是？参考答案:将第3列下拉至低电平3.若工程中只使用矩阵键盘中的一个按键,则参考答案:可以不需要按键扫描4.在本次实验示例中，将行列式键盘的行值定义为参考答案:输出信号5.如果要求不仅能显示16进制数，还要包括"-"，那么显示译码器接收的数据至少应为参考答案:5位6.实现6位数码管动态显示16进制数时，可以不改写哪部分的代码？参考答案:显示译码器部分7.如果你要在一个工程中添加自定义的IP核，首先应在Project manager中点击参考答案:Settings8.IP核的意思是参考答案:知识产权核9.如果实现5位数码管动态显示，则电路中计数器的位数至少为参考答案:310.所介绍的555多谐振荡器电路中，振荡周期的改变与（）有关。

参考答案:电容C_电阻R2_电阻R111.所介绍的555多谐振荡器电路中，占空比的改变与（）无关。

参考答案:电容C12.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为160Hz，占空比约为89%。

所选择的电阻R1和R2的比值约为（）。

参考答案:7:113.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为4700Hz，可供选择的电阻R1和R2值约为10千欧姆，则电容C应选取（）。

参考答案:0.01微法14.所介绍的555多谐振荡器电路中，当VCC（引脚8端）为9V，电压控制端（引脚5）悬空，则该多谐振荡器Vc（2、6脚）处三角波的幅度大约为（）。

参考答案:3V15.用视频中介绍的方法产生占空比为50%的分频信号输出，将50MHz信号分频为2KHz，如果计数器计数值从0依次加一到999循环，那么输出频率为？参考答案:25KHz16.假如clr是清零端，通过语句always@(posedge CP or posedge clr)，可以知道clr是哪一种清零？参考答案:异步清零17.在过程块中哪种赋值语句必须按照编写顺序依次执行？参考答案:阻塞式赋值18.非阻塞式赋值的赋值运算符是？参考答案:<=19.在always块中，应该采用哪种赋值？参考答案:过程赋值20.在verilog语言中，下面哪个符号不能用作设计源文件或约束文件里的注释符号？参考答案:*21.本实验中门电路构成的单稳触发器输出信号的脉冲幅度和以下哪些因素有关？参考答案:门电路的电源电压_最后一个与非门的器件类型22.根据实验电路中给出的参数，这个单稳触发器最大定时时间可能是？参考答案:约4uS23.本实验中门电路构成的单稳触发器电路对输入信号的触发条件为？参考答案:下降沿触发24.施密特触发器和单稳态触发器都可以对脉冲实现整形，这两种电路对脉冲整形后，那种电路可以得到相同的脉宽？参考答案:单稳态触发器25.在Verilog语言中关于if-else语句说法不正确的是？参考答案:有一条if语句就有一条对应的else语句26.实验开发板的时钟为50MHZ，实验中要求设计的计数器时钟为5HZ，则分频器的分频比应为多少？采用实验介绍的分频方法，verilog语句中的分频计数范围应设为多少？参考答案:10M, 0~499999927.在本实验内容一的顶层模块连接图中，对应模块u2正确的例化语句应该是？参考答案:counter10 u2(。

电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题 期中卷（120分钟）考试形式：闭卷 考试日期 2008年4月26日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A )A. ( 0.0111 ) 2B. ( 0.1001 ) 2C. ( 0.0101 ) 2D. ( 0.01101 ) 2 1-2． 与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同 的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 1 ）B. （ 2 ）C. （ 3 ）D.（ 4 ）1-8．设A 补=（1001），B 补=（1110），C 补=（0010），在下列4种补码符号数的运算中，最不可能产生溢出的是 （ D ）A. [A-C]补B. [B-C]补C. [A+B]补D. [B+C]补 1-9．能够实现“线与”的CMOS 门电路叫（ D ）A. （ 与门 ）B. （ 或门 ）C. （集电极开路门）D. （漏极开路门） 1-10．CMOS 三输入或非门的实现需要（ C ）个晶体管。

数电考试题及答案一、选择题（每题1分，共10分）1. 数字电路中最基本的逻辑关系是（）。

A. 与逻辑B. 或逻辑C. 非逻辑D. 异或逻辑2. 下列哪个不是数字电路的特点？（）A. 抗干扰能力强B. 功耗低C. 体积小D. 工作速度慢3. 一个二进制数1011转换为十进制数是（）。

A. 10B. 11C. 13D. 154. 在数字电路中，以下哪个不是基本的逻辑门？（）A. 与门B. 或门C. 非门D. 放大门5. 触发器的主要用途是（）。

A. 放大信号B. 存储信息C. 转换信号D. 滤波6. 一个完整的数字系统包括（）。

A. 逻辑电路B. 电源C. 输入设备D. 所有选项7. 以下哪个不是数字电路的分类？（）A. 组合逻辑电路B. 时序逻辑电路C. 模拟电路D. 存储电路8. 一个4位二进制计数器最多可以计数到（）。

A. 8B. 16C. 32D. 649. 以下哪个是数字电路的优点？（）A. 易受干扰B. 集成度高C. 功耗大D. 灵活性差10. 一个简单的数字钟至少需要多少个触发器？（）A. 1B. 2C. 4D. 6二、填空题（每空1分，共10分）1. 数字电路中，最基本的逻辑运算包括________、________和________。

2. 一个二进制数1101转换为十进制数是________。

3. 触发器的两个稳定状态是________和________。

4. 一个数字电路系统由________、________和________组成。

5. 一个4位二进制计数器的计数范围是________到________。

三、简答题（每题5分，共20分）1. 简述数字电路与模拟电路的区别。

2. 解释什么是组合逻辑电路和时序逻辑电路。

3. 描述数字电路中的触发器是如何工作的。

4. 什么是数字电路的抗干扰能力？四、计算题（每题10分，共20分）1. 给定一个二进制数101101，转换为十进制数是多少？2. 如果一个数字钟使用4位二进制计数器，计算它的计数周期是多少秒？（假设时钟频率为1Hz）五、综合题（每题15分，共30分）1. 设计一个简单的数字电路，实现两个输入信号A和B的异或逻辑功能。

《数字电子技术》试卷一一、 填空（每空1分，共２５分）１、(10110)2=()10=()16(28)10=()2=()16 （56）10=（）8421BCD２、最基本的门电路是：、、。

３、有N 个变量组成的最小项有个。

4、基本RS 触发器的特征方程为_______,约束条件是__.5、若存储器的容量是256×4RAM ,该RAM 有___存储单元，有字，字长_____位，地址线根。

6、用N 位移位寄存器构成的扭环形计数器的模是________.7、若令JK 触发器的J=K=T 则构成的触发器为_______.8、如图所示，Y=。

9、如图所示逻辑电路的输出Y=。

10、已知Y=D AC BC B A ++，则Y =，Ｙ／＝。

11、组合逻辑电路的特点是_________、___________;与组合逻辑电路相比，时序逻辑电路的输出不仅仅取决于此刻的_______;还与电路有关。

二、 化简(每小题5分，共20分)1、公式法化简（１）Ｙ＝ABC ABC BC BC A ++++ （２）Y ABC A B C =+++2、用卡诺图法化简下列逻辑函数（１）Y BCD BC ACD ABD =+++（２）(1,3,4,9,11,12,14,15)(5,6,7,13)m d Y =∑+∑三、设下列各触发器初始状态为0，试画出在CP 作用下触发器的输出波形(10分)四、用74LS161四位二进制计数器实现十进制计数器（15分）Q AAP五、某汽车驾驶员培训班结业考试，有三名评判员，其中A 为主评判员，B 、C 为副评判员，评判时，按照少数服从多数原则，但若主评判员认为合格也可以通过。

试用74LS138和与非门实现此功能的逻辑电路。

(15分)六、试分析如图电路的逻辑功能,设各触发器的初始状态为0(15分)《数字电子技术》试卷一参考答案一、填空（每空1分，共２５分）1、10(22)、16(16)；2(11100)、16(1)C ；8421(01010110)BCD 。

2022年电子科技大学数据科学与大数据技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、下述说法中正确的是（）。

I.半导体RAM信息可读可写，且断电后仍能保持记忆Ⅱ.动态RAM是易失性RAM，而静态RAM中的存储信息是不易失的Ⅲ.半导体RAM是易失性RAM，但只要电源不断电，所存信息是不丢失的IV.半导体RAM是非易失性的RAMA.I、ⅢB.只有ⅢC.Ⅱ、IVD.全错2、有效容量为128KB的Cache，每块16B，8路组相联。

字节地址为1234567H的单元调入该Cache，其tag应为（）。

A.1234HB.2468HC.048DHD.12345H3、一个C语言程序在一台32位机器上运行，程序中定义了3个变量x、y、z，其中x 和z是int型，y为short型。

当x=127，y=-9时，执行赋值语句z=xty后，x、y、z的值分别是（）。

A.x=0000007FH，y=FFF9H，z=00000076HB.x=0000007FH，y=FFF9H，z=FFFFO076HC.X=0000007FH，y-FFF7H，z=FFFF0076HD.X=0000007FH，y=FFF7H，z=00000076H4、对于相同位数（设为N位，且各包含1位符号位）的二进制补码小数和十进制小数，（二进制小数所表示的数的个数）/（十进制小数所能表示的数的个数）为（）。

A.（0.2）NB. （0.2）N-1C. （0.02）ND. （0.02）N-15、ALU属于（）。

A.时序电路B.控制器C.组合逻辑电路D.寄存器6、系统总线中的数据线、地址线、控制线是根据（）来划分的。

A.总线所处的位置B.总线的传输方向C.总线传输的内容D.总线的材料7、为协调计算机系统各部件的工作，需要一种器件来提供统一的时钟标准，这个器件，是（）。

A.总线缓冲器B.总线控制器C.时钟发生器D.以上器件都具备这种功能8、下列描述中，正确的是（）。

2022年电子科技大学数据科学与大数据技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、某存储器容量为64KB，按字节编址，地址4000H~5FFFH为ROM区，其余为RAM 区。

若采用8K×4位的SRAM芯片进行设计，则需要该芯片的数量是（）。

A.7B.8C.14D.162、采用指令Cache与数据Cache分离的主要目的是（）。

A.降低Cache的缺失损失B.提高Cache的命中率C.降低CPU平均访存时间D.减少指令流水线资源冲突3、4位机器内的数值代码，则它所表示的十进制真值可能为（）。

I.16 Ⅱ.-1 Ⅲ.-8 V.8A. I、V、ⅢB.IⅡ、IⅣC.Ⅱ、Ⅲ、IVD.只有V4、关于浮点数在IEEE754标准中的规定，下列说法中错误的是（）。

I.浮点数可以表示正无穷大和负无穷大两个值Ⅱ.如果需要，也允许使用非格式化的浮点数Ⅲ.对任何形式的浮点数都要求使用隐藏位技术IⅣ.对32位浮点数的阶码采用了偏移值为l27的移码表示，尾数用原码表示5、float类型（即IEEE754标准中的单精度浮点数格式）能表示的最大整数是（）。

A.2126-2103B.2127-2104C.2127-2105D.2128-21046、在集中式总线控制中，响应时间最快的是（）。

A.链式查询B.计数器定时查询C.独立请求D.分组链式查询7、一次总线事务中，主设备只需给出一个首地址，从设备就能从首地址开始的若干连续单元读出或写入多个数据。

这种总线事务方式称为（）。

A.并行传输B.串行传输C.突发传输D.同步传输8、计算机硬件能够直接执行的是（）。

1.机器语言程序IⅡ.汇编语言程序Ⅲ.硬件描述语言程序入A.仅IB.仅I、ⅡC.仅I、ⅢD. I、Ⅱ 、Ⅲ9、程序P在机器M上的执行时间是20s，编译优化后，P执行的指令数减少到原来的70%，而CPl增加到原来的1.2倍，则P在M上的执行时间是（）。

A.8.4sB.11.7sC.14sD.16.8s10、I/O指令实现的数据传送通常发生在（）。