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微机原理与接口技术课件第五章

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微机原理与接口技术课件PPT

微机原理与接口技术课件PPT

汇编语言的优点
汇编语言具有高效、可移植性、 可维护性等优点，适用于编写操 作系统、编译器等关键软件。
汇编语言的缺点
汇编语言编写复杂，容易出错， 且可移植性较差，需要针对不同 的计算机体系结构进行修改。
高级语言
01
高级语言的定义
高级语言是一种抽象程度更高的 编程语言，它使用更接近自然语 言的语法和语义。
实验提供参考。
THANKS FOR WATCHING
感谢您的观看
串行接口的数据传输速率比并行 接口慢，但只需要一根数据线， 因此成本较低。
03
串行接口的常见标准包括RS-232 、RS-422和USB。
04
中断控制器
中断控制器是微机中的一 种重要组件，它负责管理 计算机系统中断的处理。
中断控制器可以管理硬件 设备的中断请求，例如键 盘、鼠标和计时器等。
ABCD
并行接口通常用于连接打印机、磁盘驱动器等高速设备， 因为这些设备需要快速传输大量数据。
并行接口的常见标准包括ECP、EPP和USB。
串行接口
01
串行接口是一种数据传输方式， 它通过单个数据线逐位传输数据 。
02
串行接口通常用于连接鼠标、调 制解调器等低速设备，因为这些 设备不需要快速传输大量数据。
语音识别和图像处理
利用微机原理与接口技术，可以实现语音识 别和图像处理等功能，提高办公自动化水平 。
在家用电器中的应用
1 2 3
智能家居控制
微机原理与接口技术可以用于智能家居控制，实 现家用电器的远程控制和自动化控制。
电视和音响设备控制
通过微机原理与接口技术，可以实现电视和音响 设备的智能控制，提供更加便捷和智能的娱乐体 验。

微机原理与接口技术精品PPT课件

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存储器芯片容量＝单元数×存储器接收到从CPU给出的有效地址到完成一次读出和写 入数据所需要的时间。
3.功耗
MOS型存储器的功耗小于相同容量的双极性存储器， CMOS器件功耗低，速度慢；HMOS的存储器件在速度、 功耗、容量方面进行了折衷。
11:42
12
4.可靠性
11:42
8
二、存储器组织
16位微机系统配置两个存储体，分别连接数据总线 D7～D0和D15～D8，一次数据总线传送16位数据；
32位微机系统配置4个存储体，分别连接数据总线 D7～D0，D15～D8， D23～D16及D31～D24，一次数 据总线传送32位数据；
Pentium以上微机系统配置8个存储体，分别连接64 位数据总线。
容量大小：受到地址总线位数的限制。8086系统，20条地址 总线，可以寻址内存空间为1M字节；80386系统，32条地址总 线，可以寻址4G字节。
存放内容：系统软件（系统引导程序、监控程序或者操作系
统中的ROM BIOS等）以及当前要运行的应用软件。
11:42
2
（1）RAM随机存取存储器（Random Access Memory）
指存储器对电磁场和温度变化等的抗干扰能力，以及高速使 用时的正确存取能力。
5.寿命
Flash Memory寿命大于EEPROM，EEPROM寿命大于 EPROM。
6.价格
存储器本身的价格、附加电路的价格。SRAM的价格高， 但速度快；DRAM相对廉价，但是速度较慢。
11:42
13
§5-2 随机存取存储器RAM
DRAM运行速度较慢，SRAM比DRAM要快2~5倍，一般， PC机的标准存储器都采用DRAM组成。
11:42

微机原理与接口技术课件第五章

微机原理与接口技术课件第五章
微机原理与接口技术 课件第五章
目录
• 微机原理概述 • 接口技术基础 • 微机中的常见接口 • 微机中的总线技术 • 微机原理与接口技术的应用
01
微机原理概述
微机的基本概念
01
02
03
微机
微型计算机的简称，是一 种体积小、结构紧凑、性 能接近于大型计算机的计 算机。
特点
具有高性能、低价格、易 扩展、易维护等特点，广 泛应用于工业控制、自动 化、办公自动化等领域。
接口的分类方式多样，常见的有按数据传 输方式、按连接方式等分类，不同类型的 接口结构也不同。
并行接口和串行接口。并行接口传输速度 快，但线路复杂；串行接口传输速度较慢 ，但线路简单。
按连接方式分类
按功能分类
内置接口和外设接口。内置接口直接集成 在主板上，如IDE接口；外设接口则需要通 过电缆连接，如USB接口。
总线的定义
总线是计算机各功能部件之间传输信息的公共通信干线，它 由一组传输线组成，负责传输地址、数据和控制信号。
总线的分类
根据功能和传输速率的不同，总线可以分为地址总线、数据 总线和控制总线。地址总线用于传输地址信号，数据总线用 于传输数据信号，控制总线用于传输控制信号。
总线的通信协议
总线通信协议的定义
串行接口通常用于连接低速外 设，如鼠标、调制解调器等。
串行接口的数据传输速率较低 ，但只需要一条数据线，因此
Hale Waihona Puke 成本较低。串行接口的常见标准包括RS232和USB。
中断控制器接口
中断控制器接口是微机中用于管理中断的接口。
输标02入题
中断是指微机在执行程序过程中遇到突发事件时，暂 时停止当前程序的执行，转去处理突发事件，处理完 毕后再返回原程序继续执行的过程。

微机原理及接口技术第五章

微机原理及接口技术第五章
5.1.2 可编程并行接口芯片8255A
5.8255A的编程及应用举例 （1）8255A的控制字
①工作方式控制字8255A有三种工作方式，即方式0、方式1和方式2。工作方式控
制字的格式如右图。
5.1可编程并行通信接口芯片8255A
5.1.2 可编程并行接口芯片8255A 5.8255A的编程及应用举例 （1）8255A的控制字
5.2计数器/定时器8253
5.2.2 8253的内部结构
1.数据总线缓冲器
它是8253用于和CPU数据总线接口的8位双向三态缓冲器。通过它CPU可用 IN/OUT指令向8253写方式控制字、向8253某计数器写计数值或从8253某计 数器读计数值。
当数据输出缓冲器为空时，接口将READY线置“1”，以及向CPU发出中 断请求信号。CPU用OUT指令或执行中断服务输出数据，把数据送到输出缓
冲器中，接口将清除READY位，并将数据输出准备就绪线置位，通知输出设
备作好接收数据准备。当设备准备好接收数据时就取走数据，然后送回数据 输出应答信号，接口据此撤销数据输出准备就绪信号，并再一次将READY线
5.1可编程并行通信接口芯片8255A
5.1.2 可编程并行接口芯片8255A
（2）方式1———选通输入/输出方式
②选通输出方式—— 方式1时输出端口对应的控制信号，如下图。OBF:输出缓冲器 满信号，输出，低电平有效。 ACK:外设响应信号，输入，低电平有效。INTR:中断请求 信号，输出，高电平有效。NTE:中断允许信号。
当接口接收到数据时，向CPU发出READY信号以及中断请求信号。CPU通过
执行IN指令或执行中断服务，将接口中输入缓冲器的数据读进CPU内部。在C PU得到数据后，接口将清除READY信号，并将数据线置成高阻状态，表明输

2021年微机原理与接口技术5章-pptx

2021年微机原理与接口技术5章-pptx
➢ PC总线 ⚫ 地址线：20条，A0~A19，寻址空间是1MB。 ⚫ 数据线：8条，D0~D7 ⚫ 读写控制线：存储器写控制信号、存储器读控制信号、I/O写控制信号、 I/O读控制信号、I/O CH RDY：通道就绪信号 ⚫ PC总线共有62条信号线，A、B两面各有31条信号线。 ⚫ ALE：地址锁存信号。 ⚫ 中断控制线：IRQ2~IRQ7：中断请求信号； ⚫ DMA控制线：DRQ1~DRQ3：DMA请求信号，DACK 0~ DACK 3 DMA应答 信号。 ⚫ AEN：地址允许信号，在进行DMA操作时，AEN为高电平，只有在 AEN是低电平时，才可以进行一般的I/O操作； ⚫ T/C：终止DMA计数，标识一个通道DMA操作的结束。 ⚫ 其他控制线例如时钟输入、振荡器输出、复位驱动，电源和地，等。
要妥善解决总线握手和总线仲裁问题。
5.2 8086最大模式总线信号的形成
➢ 8088最大模式下的总线信号是PC总线的主 要组成部分。PC总线是最简单的总线标准。 它也是ISA总线的主要组成部分。了解PC总 线可以了解最基本的总线信号有哪些。
5.2 8086最大模式总线信号的形成
5.2 8086最大模式总线信号的形成
⚫ 使用533MHz工作频率的PCI-X 533标准则更是 达到4.2GB/s的高水平。
5.1 总线概述
➢ PCI Express 总线
⚫ 它是2001年以后提出的。它采用串行方式传输数据， 而依靠高频率来获得高性能，因此PCI Express也被人 称为“串行PCI”。
⚫ 由于串行传输信号干扰比较小，总线频率提升比较容 易。其次，PCI Express采用全双工运作模式，发送数 据和接收数据可以同时进行。第三，PCI Express没有 沿用传统的共享式结构，它采用点对点工作模式，可 以避免多个设备争抢带宽的情形发生。由于工作频率 高达2.5GHz，单通道双工的PCI Express总线总带宽可 达到500MB/s。

微机原理与接口技术第5章 并行接口技术PPT课件

微机原理与接口技术第5章 并行接口技术PPT课件

PA0 RD
PC7 8个引脚。
CS
GND
二、与CPU联系的引脚
A1
数据和命令通道线D0～D7，读/
A0 PC7
写控制引脚RD、WR、CS、A0，A1， PC6
RESET。
PC5 PC4
三、端口地址控制引脚
PC0
CS A1 A0 端口
PC1 PC2
0 0 0 A口地址
PC3 PB0
0 0 1 B口地址
读/写 控制 逻辑
CPU接口
A 组 控 制
内部数据总线 （8位）
B 组 控 制
内部逻辑
A 端口A
（8位） PA7~PA0
端组口C
(高4位) PC7~PC4 外
B端口C
(低4位)
PC3~PC0
设
端组口B
（8位）
PB7~PB0
外设接口
5.2.1 8255A的内部结构
数据 D7~D0 总线 数据总线 缓冲器
3、方式2 双向选通输入输出方式 ( 仅适用于A口 )
A口及B口的工作方式相互独立，互不影响
例：要把A口指定为1方式，输入，C口上半部为输 出；B组指定为0方式，输出，C口下半部定为输入， 则工作方式命令代码是：10110001B或B1H。
若将此命令代码写到8255A的命令寄存器，即实现 了对8255A工作方式及端口功能的指定，或者说完成
第五章 并行接口技术
• 并行通信及并行接口 • 可编程并行接口8255A • 8255A的应用 • 习题与思考
帮助
下一章 目 录 退 出
5.1 并行通信及接口
通信：CPU与外部设备之间的信息交换、计算机与 计算机之间的信息交换都称为通信

微机原理与接口技术 第五章2

微机原理与接口技术 第五章2

对于DMA传送： （1）数据传送时内存 地址的修改、计数等均 由DMA控制器完成 （不是使用指令由 CPБайду номын сангаас执行）；
（2）CPU响应DMA 请求后，放弃对总线的 控制，所以CPU无需 保存和恢复现场。
DMA传送也存在以下两个额外开销：
第一个额外开销是总线访问时间。由于DMAC要同CPU和其它 可能的总线主控设备争用对系统总线的控制权，因此，必须有一 些规程来解决争用总线控制权的问题。这些规程一般是用硬件实 现排队的，但是排队过程也要花费时间。 第二个额外开销是对DMAC的初始化，一般情况下，CPU要对 DMAC写入一些控制字。因此，DMAC的初始化建立，比程序 控制数据传送的初始化，可能要花费较多时间。所以，对于数据 块很小或要频繁地对DMAC重新编程初始化的情况下，可能就 不宜采用DMA传送方式。
随着CPU和存储器速度的提高，在单总线体系结构中，CPU和存储器之 间数据的快速传输和CPU与I/O之间数据的慢速传输矛盾越来越突出，慢速 的I/O设备成为整个系统的瓶颈，极大地妨碍了系统整体性能的提高，为解 决这个问题而出现了并发总线体系结构。
3．带cache的并发总线体系结构(Concurrent Bus Architecture With Cache)
中断：CPU在执行程序中，因某种原因暂停正在
运行的程序，转向执行一段预先安排好的中断服务 程序；服务结束后，继续执行原来的程序。
INTR CPU INTA
中断管理 控制器
I/O
中断请求 主程序
中断响应
断点
中断返回
中断服务程序
软中断指令： INT i8 IRET 中断方式和 子程序调用 的区别？
●
该体系结构类似于并发总线体系结构，只是在CPU和存储器的数 据通路上多了一个高速缓冲存储器控制器及高速缓冲存储器。

《微机原理与接口技术》PPT电子课件教案- 第五章 汇编语言程序设计(2)

《微机原理与接口技术》PPT电子课件教案- 第五章 汇编语言程序设计(2)

例：
形式：
ARRAY DW 1，2，3
MOV CX，SIEE ARRAY MOV CX，2 LENGTH*TYPE=2
13
小小结：
TYPE变量的返回值是类型的字节数: DB为1，DW为2，DD为4，DQ为8，DT为10； TYPE标号的返回值是： NEAR为-1，FAR为-2。
LENGTH变量返回：DUP分配的单元数，对于其他情况则返回1。
六、过程定义伪操作 格式 过程名 PROC 类型 、、、 过程名 ENDP
▲ 过程定义由伪操作PROC开始、ENDP结束。 其中： PROC 和ENDP 必须成对出现, 且语句前必须有过程名，过程名必须相同。 ▲ PROC和ENDP语句之间为子程的指令序列。 ▲ 程序中可以定义多个过程。 ▲ 程序经汇编、连接及装入内存后, 过程名为一具体的内存地址，指示子程入口。
1
▲过程名常用作CALL调用指令的操作数,
子程的最后安排RET返回指令，使执行完子程后能返回调用处。
▲过程有两种类型：NEAR和FAR
无类型项时，默认为NEAR类型。 当过程与调用指令不在同一段时，应将过程定义为 FAR 类型。
过程类型决定子程中RET的返回类型
2
例1 display PROC 、、 、、 C3H 、、 RET ;NEAR 属性的过程对应段内返回 display ENDP
子程序流程图
开始 CX ← 显示字符个数 16 BX 循环左移 1 位， 将要显示的位移至最低位，保存在 DL 中 清 DL 的高 7 位，只保留要显示位的值 DL ← DL+30H , 完成数值 0~1 的 ASCII 码转换 调用 DOS 系统 02 功能，显示 DL 中的字符 N CX ← CX-1 , 显示结束？ Y RET 返回

微机原理和接口技术-5-2 存储系统

微机原理和接口技术-5-2 存储系统
0110000000000000 1111111111111111
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。

微型计算机原理-第5章(2)微机原理与接口技术(第三版)(王忠民)

微型计算机原理-第5章(2)微机原理与接口技术(第三版)(王忠民)

DS、
INT
ES
数2…0据H
PSP(256 字节)
附段加
CSS:SPSIP定义了代 堆段段段堆码栈栈段的用程用序户
户程序装入情况
第5章 汇编语言程序设计
DSEG SEGMENT STRING1 DB 1,2,3,4,5
DSEG ENDS ESEG SEGMENT
STRING2 DB 5 DUP(?) ESEG ENDS SSEG SEGMENT
CPU、存储器(ROM、RAM)、I/O接口、输入、输出设备
上机过程
第5章 汇编语言程序设计
编辑程序 编辑
汇编程序 汇编
连接程序 连接
手写程序
EDIT .ASM文件
MASM .OBJ文件
LINK .EXE文件
有语法错误 无法正常连接 有算法错误
第5章 汇编语言程序设计
用户程序的装入
完成以下操作： 确定内存可用部分 以便存放要执行的 .exe 文
INC
BX
ADD AL,[BX]
MOV SUM,AL
RET
ENDP CODE END
MAIN
ENDS START
第5章 汇编语言程序设计 第二讲结束
每一种知识都需要努力， 都需要付出，感谢支持！
知识就是力量，感谢支持！
一一一一谢谢大家！！
STACK‘STACK’ DW 10 DUP(?) SSEG ENDS CSEG SEGMENT ASSUME CS:CSEG,DS:DSEG ASSUME ES:ESEG,SS:SSEG
START: MOV AX，DSEG MOV DS，AX MOV AX，ESEG MOV ES，AX
LEA SI， STRING1

微机原理与接口技术第五章

微机原理与接口技术第五章

b) CPU时序和存储器的存取速度之间的配合 c) 存储器的地址分配和片选 多片SRAM，如何产生片选 d) 控制信号的连接：8088/8086 最小模式、最大模式 IO/M、RD、WR MEMR、MEMW READY
26
5.2.1 静态读/写存储器（SRAM）
四、存取时间
【例】已知8088微处理器时钟为4.77MHz，地址延时 时间tda＝110ns，存储系统各种附加的延时时间 tD＝200ns。问：用存取周期为250ns的存储芯片能否 满足系统要求？ t(R,W)＋ tda＋ tD≤ 3T t(R,W) ≤3T－ tda－ tD 3×210－200－110＝320ns 为存储器提供的存取时间 存储器要求的存取时间为250ns → 能满足系统要求
P190、P197～198
D0～D7
图5.12 SRAM 6264读出时序
11
5.2.1 静态读/写存储器（SRAM） 1. 全地址译码与部分地址译码
二、连接使用
① 全地址译码： 高位地址译码→片选；MEMR→读；MEMW→写 ② 部分地址译码： 以浪费内存空间换得简单译码。
12
5.2.1 静态读/写存储器（SRAM）
9
5.2.1 静态读/写存储器（SRAM） 2. 工作过程、时序
tWC
一、概述
P190、P197～198
A0～A12 CS1 CS2
WE
D0～D7
图5.11 SRAM 6264的写入时序
10
5.2.1 静态读/写存储器（SRAM） 2. 工作过程、时序
tRC A0～A12 CS1 CS2
OE
一、概述
13
5.2.1 静态读/写存储器（SRAM）

微机原理及接口技术课件第5章 存储器

微机原理及接口技术课件第5章 存储器

引脚号
2764
27128
27256
27512
引脚号
2764
27128
27256
27512
1
VPP
VPP
VPP
A15
15
D3
D3
D3
D3
2
A12
A12
A12
A12
16
D4
D4
D4
D4
3
A7
A7
A7
A7
17
D5
D5
D5
D5
4
A6
A6
A6
A6
18
D6
D6
D6
D6
5
A5
A5
A5
A5
19
D7
D7
D7
D7
6
A4
例如：6264静态RAM的容量为8K x 8bit NMC41257的容量为256K x 1bit
某一芯片有多少个存储单元，每个存储单元存储若干位，由于其数值一般 都比较大，存储容量常以字节（Byte）表示。因此常以K表示210，以M表示 220，G表示230。如256KB等于256×210×8bit，32MB等于32×220×8bit。
A4
行 译
存储器阵列
VCC
…
…
码
128x128
GND
A10
WE
I/O1
…
…
…
输入数 据控制
列I/O 列译码
OE
I/O8
CE
…
… …
…
CE
1
WE
0 0
＆ 0
A0A1A2A3
0

微机原理与接口技术第五章存储器

微机原理与接口技术第五章存储器

数据只能读出不能写入，断电后数据不丢 失，常用作固定数据存储。
RAM的分类与特点
静态随机存取存储器（SRAM）
动态随机存取存储器（DRAM）
速度快，集成度低，功耗大，常用作高速 缓冲存储器。
速度较慢，集成度高，功耗小，常用作主 存储器。
异步随机存取存储器（DRAM）
只读存储器（ROM）
速度慢，集成度高，功耗小，价格便宜， 常用于大容量存储。
01
02
03
存储器接口是CPU与主 存储器之间的连接桥梁 ，负责数据的传输和控
制。
存储器接口的主要功能 包括地址译码、数据传
输、读写控制等。
存储器接口的信号线包 括地址线、数据线、控 制线等，用于实现CPU 与主存储器之间的信息
交换。
存储器接口的信号线
01
02
03
地址线
用于传输CPU发出的地址 信号，指向主存储器中的 某个单元。
高密度化
随着技术的不断发展，存储器的容量和集成度将不断提高，以满 足不断增长的数据存储需求。
异构存储集成
未来存储器将朝着异构存储集成的方向发展，结合不同类型存储 器的优点，实现更高效、可靠的数据存储。
新型存储技术
新型存储技术如相变存储器、阻变存储器和闪存等将继续得到发 展，并逐渐应用于商业领域。
04
存储器接口
04
存储器接口
存储器接口的基本概念
01
02
03
存储器接口是CPU与主 存储器之间的连接桥梁 ，负责数据的传输和控
制。
存储器接口的主要功能 包括地址译码、数据传
输、读写控制等。
存储器接口的信号线包 括地址线、数据线、控 制线等，用于实现CPU 与主存储器之间的信息

微机原理与接口技术PPT第5章 存储器知识课件

微机原理与接口技术PPT第5章 存储器知识课件
2020/10/1
DRAM结构特点
• DRAM的地址线是复用的，即地址线分 为行地址和列地址两部分。在对存储单 元进行访问时，由行地址选通信号RAS 把行地址送入行地址锁存器；再由列地 址选通信号CAS把列地址送入列地址锁 存器
• CPU与DRAM之间的信息交换由DRAM 控制器完成。
2020/10/1
PC机中分级存储器结构
2020/10/1
可编程可擦除ROM(EPROM)
• EPROM特点 • EPROM芯片 Intel2764 • EPROM工作方式
2020/10/1
EPROM特点
• ROM和PROM的内容一旦写入，就无法 改变，而EPROM却允许用户根据需要对 它编程，且可以多次用紫外光照射进行 擦除和重写
2020/10/1
偶地址和奇地址存储体的选择
• A0和BHE分别选择偶地址和奇地址存储 体；
• 若A0=0选中偶地址存储体，即连接到数 据总线的低8位；若BHE=0选中奇地址存 储体，即连接到数据总线的高8位；若A0 和BHE均为0，两个存储体全选中，读/ 写一个字
2020/10/1
字、字节读写逻辑
• 选择8086地址总线A0～A19中的低A_0_~_A_10_ 地址线进行片内寻址
• 选择8086地址总线A0～A19中的高A_1_1_~_A1_9 地址线进行片间寻址
2020/10/1
片间寻址地址线的译码
采用部分译码方式：
1# RAM芯片的片选端 2# RAM芯片的片选端 3# RAM芯片的片选端 4# RAM芯片的片选端
74LS138芯片介绍
2020/10/1
存储器芯片数目的确定
• 存储器系统的总容量为8K×8，即8K字 节

微机原理 第五章 IO接口PPT课件

微机原理 第五章 IO接口PPT课件
• I/O指令
• I/O保护
⑴ 寄存器I/O指令(IN，OUT)
允许在累加器和I/O端口间交换数据 • 8位立即数直接寻址端口的I/O指令 • DX间接寻址端口的I/O指令
⑵ 串数据I/O指令
允许在存储器和I/O端口间交换数据
5.2.3 80X86系列处理器的I/O编址方式
5-1111121
• I/O地址 空间
●两个相邻的8位端口可构成一个16位端口, 一般应对准于偶数地址。
●4个相邻的8位端口可构成一个32位端口 (80386以上),一般应对准于能被4整除的地址。
实 际 的 80X86 系 统 中 只 使 用 了 1K 字 节 的 I/O空间，即只用A9～A0这十根地址线对I/O 寻址，并且对这1K字节的I/O地址空间也大都 按AT系统的技术标准作了分配。
2.中断式
• 接口简单，硬件电路不多，查询程序也不复 杂。
3.DMA式 4.等待式
(4)缺点：
在MPU使用效率与响应实时性间有矛盾， 软件开销大，MPU使用效率低。
这种I/O控制方式是优是劣，不能一概而论, 要看具体应用场合。
5.3 I/O同步控制方式
5-1111129
1.查询式
(1)特点：每次I/O操作都是由I/O设备向
• MPU访问I/O端口 必须采用专用I/O指 令。
5.2.2 隔离I/O方式
20 ＡＢ 20
MPU ８ ＤＢ
８
R/W
控制
MEMR
MEMW
控
制
８
逻
８
辑
IOR
IOW
存储器 (1MB)
I/O 端口 (256个)
5-1111115
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A15-A14
/Y3 译码器 /Y2
/Y1 /Y0
锁存器
A13-A1
2764 2764 2764 2764 6164 6164 6164 6164
/BHE
A0
D15-D0
驱动器D7-D0 D15-D8
感谢下 载
a.CPU总线的带负载能力 b.存储器与CPU之间的速度匹配 c.存储器组织、地址分配和译码
(2) 8086CPU与典型存储器的连接
a.8086CPU与只读存储器的连接 b.8086CPU与静态RAM（SRAM）的连接 c.8086CPU与动态RAM（DRAM）的连 接
§5.3主存储器扩展技术
1、存储器容量的形成
3、 动态RAM（DRAM）
(1)基本存储电路
特点
•集成度高，功耗低； •速度慢； •需要刷新； •用作常规内存。
行选择信号 T C
刷新 放大器 列选择信号
数数据据输输入入//输输出入线线 单管动态存储电路
（2）动态RAM的刷新 为保持电容中的电荷不丢失，必须对动态RAM不断进行读
出和再写入。 （3）常用动态RAM芯片
VCC
A1 地 址 译
A0 码 器
单元0 单元1 单元2 单元3
D3 D2 D1 D0 掩膜 ROM 示意图
5、可编程只读存储器—PROM
VCC 字选线
熔丝
位线
熔丝式 PROM 存储电路
6、光可擦除可编程只读存储器—EPROM
S SiO2 浮栅
P+ + + + P+ N衬底 (a)
浮栅注入MOS管
辅存 磁盘
光盘
磁带
存储系统的多级层次结构
速度越 来越快
§5.2主存储器结构及原理
… …
… …
1、主存储器芯片的一般结构
A0 行
A1 地
址
译
码
Ai
器
存储矩阵
…
列地址译码器
…
Ai+1
An-1
CS R/W
读
写
D0
控
制
电
Dm-
路
1
2 、静态RAM（SRAM）
（1）基本存储电路
行 选择线
Vcc
T5
T3 T4
（1）用2114组成1K×8位RAM（位扩展）
来自译码 A9 ～ A0 地址总线
数 D0 据 总 线 D7
Байду номын сангаасCS/
A9C-AS0
2114
1K×4
I/O
CS/
AC9-AS0 2114 1K×4 I/O
用 2114 组成 1K×8 位 RAM
（2）用2114组成2K×8位RAM （位、字节 扩展）
（组1）
A12~A0
6164
CS
D7~D0 D7~D0
全译码方式
M/IO
A15~A10
6:64
译 码 器
63 62 3
0
A9~A0 D7~D0
A9~A0
A9~A0
A9~A0
CS
CS
CS
CS
A9~A0
WR D7~D0
WR D7~D0
WR D7~D0
WR D7~D0
WR
本章小结
通过本章的学习希望大家能掌握 各种类型存储器的特点，了解它们 的存储电路的基本原理，掌握存储 器的扩展技术。
A10 （组2）
A10
1
A9 ～ A0 地址总线
数 D0 据 总 线 D7
CS
2114 1K×4
I/O
CS
2114 1K×4
I/O
CS
2114 1K×4
I/O
CS
2114 1K×4
I/O
2、存储器的寻址 线选法 、全译码片选法、局部译码片选法
线选法
A13
A12~A0
A12~A0
6164
CS
A12~A0
Intel 2164 64k×1
Intel 21256 256k×1
只读存储器（ROM）是一种工作时只能读出，不能写入 信息的存储器。在使用ROM时，其内部信息是不能被改变的， 故一般只能存放固定程序，如监控程序、BIOS程序等。只要 一接通电源，这些程序就能自动地运行。
4、 掩膜只读存储器——ROM
VCC
位 线 输 出 行线
浮栅管
D
位线 S (b)
7、存储器芯片的基本性能指标
(1)存储容量
a.存储容量=存储器单元数×每单元二进制位数
b.换算关系： 1KB=1024B 1MB=1024KB 1GB=1024MB 1TB=1024GB
(2)存取速度
8、微处理器与存储器的连接
(1)连接时应注意的问题
本章作业
1 用1024×1位的RAM芯片组成16K×8位的存 储器，需要多少芯片？在地址线中有多少位参 与片内寻址？多少位组合成片选信号？（设地 址总线为16位）
2 用8K×8位的EPROM芯片2764, 8K×8位的 RAM6164和译码器74LS138构成一个16K字 ROM,16K字RAM的存储器子系统。8086工作在 最小模式，系统带有地址锁存器74LS373，数据 收发器74LS245。画出存储器系统与CPU的连接 图，写出各块芯片的地址分配。
T6
A
B
T1
T2
D0
D0
I/O
I/O
（I/O) 六管静列态选R择AM线 存储电路（I/O)
特点
•只要不掉电信息会永 久保存不需要刷新； •读写速度快； •集成度低，功耗大。 •常用作高速缓存
（2）典型静态RAM芯片
典型的静态RAM芯片有 6116（2KB×8位）、6264（8KB×8 位）、62256（32KB×8位）、628128（128KB×8位）等 。
第五章 存储器
主要内容
❖ 存储器分类及其特点 ❖ 主存储器结构及原理 ❖ 主存储器扩展技术
§5.1存储器的分类及其特点
存储器
主存储器
（内存）
RAM ROM
SRAM
DRAM
ROM PROM EPROM EEPROM
辅助存储器
（外存）
硬盘 软盘 U盘
CPU 高速缓存
容量越 来越大
主存储器 I/O 控制电路