EDA8位二进制并行加法器

《电子设计自动化》实验报告实验六实验名称：8位二进制全加法器的设计专业及班级：姓名：学号：一、实验目的：1.掌握VHDL语言的基本结构。

2.掌握全加器原理,能进行多位加法器的设计。

3.掌握VHDL语言的基本描述语句特别是元件例化语句的使用方法。

二、实验内容设计并实现一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。

要求编写4位加法器的VHDL语言程序,顶层8位加法器的设计要求利用元件例化语句进行设计,并利用开发工具软件对其进行编译和仿真,最后通过实验开发系统对其进行硬件验证。

三、实验步骤〔附源代码及仿真结果图：1.根据4位二进制加法器的原理,利用VHDL语言的基本描述语句编写出4位加法器的VHDL语言程序。

--ADDER4B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT< C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR<3 DOWNTO 0>;B4: IN STD_LOGIC_VECTOR<3 DOWNTO 0>;S4: OUT STD_LOGIC_VECTOR<3 DOWNTO 0>;CO4: OUT STD_LOGIC>;END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5:STD_LOGIC_VECTOR<4 DOWNTO 0>;SIGNAL A5,B5:STD_LOGIC_VECTOR<4 DOWNTO 0>;BEGINA5<='0'& A4;B5<='0'& B4;S5<=A5+B5+C4;S4<=S5<3 DOWNTO 0>;CO4<=S5<4>;END ARCHITECTURE ART;2.对所设计的4位二进制加法器的VHDL程序进行编译,然后对其进行仿真,初步验证程序设计的正确性。

EDA技术8位二进制全加器设计实验报告班级：学号：姓名：时间：2013-12-06目录方法一：自己写程序 (2)一、设计原理 (2)二、实验程序 (3)程序1：半加器描述 (3)程序2：一位二进制全加器设计顶层描述 (3)程序3：D触发器描述 (4)程序4：8位二进制加法器顶层描述 (4)三、编译及仿真结果 (9)方法二：使用LPM创立元件 (10)一、打开MegaWizard Plug-In Manager (10)二、按照提示，一步步完成全加器/全减器的创建 (10)三、创建成功，生成CMP文件 (10)四、调用CMP文件，例化元件，生成可以使用的元件。

(10)实验总结： (12)摘要我在本实验中用顶层设计思想，用半加器、全加器、D触发器例化出八位全加器，完成了八路加法器、寄存器/锁存器的设计，上升沿触发，使用了6个数码管，分别用于显示输入A，输入B和输出，输出结果也用红灯进行了显示，溢出用绿灯表示。

输入A用0~7号开关完成，输入B用10~17号开关完成，进位C 用8号开关完成。

实验要求完成八路全加器的设计，十六进制输出，上升沿触发，低电平复位，输入输出用数码管显示，用红灯显示输出，绿灯显示溢出。

方法一：自己写程序一、设计原理先写一个半加器，然后用两个半加器例化出一个全加器，再用八个全加器例化出一个八位全加器。

原理如图。

关于上升沿触发，使用D触发器和八位全加器进行例化，D触发器接同一个时钟。

最终完成上升沿触发的八位全加器的设计。

二、实验程序程序1：半加器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (A, B : IN STD_LOGIC;CO, SO : OUT STD_LOGIC );END ENTITY h_adder;ARCHITECTURE FH1 OF h_adder ISBEGINSO <= NOT (A XOR (NOT B));CO <= A AND B;END ARCHITECTURE FH1;程序2：一位二进制全加器设计顶层描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT (AIN, BIN, CIN : IN STD_LOGIC;COUT, SUM : OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE FD1 OF f_adder ISCOMPONENT h_adder ISPORT (A, B : IN STD_LOGIC;CO, SO : OUT STD_LOGIC );END COMPONENT;SIGNAL D, E, F : STD_LOGIC;3BEGINU1 : h_adder PORT MAP(A => AIN, B => BIN, CO => D, SO => E);U2 : h_adder PORT MAP(A => E, B => CIN, CO => F, SO => SUM);COUT <= D OR F;END ARCHITECTURE FD1;程序3：D触发器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DEF1 ISPORT (CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DEF1 ISSIGNAL Q1 :STD_LOGIC;BEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1'THEN Q1<=D;END IF;Q<=Q1;END PROCESS;END bhv;程序4：8位二进制加法器顶层描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_adder8 ISPORT ( AIN, BIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);ASEGIN1,ASEGIN2, BSEGIN1,BSEGIN2 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);CIN : IN STD_LOGIC;CLK : IN STD_LOGIC;SUM : BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);SEG1 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);SEG2 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);COUT : OUT STD_LOGIC );END f_adder8;ARCHITECTURE ONE OF f_adder8 ISCOMPONENT f_adder ISPORT (AIN, BIN, CIN : IN STD_LOGIC;COUT, SUM : OUT STD_LOGIC );END COMPONENT;COMPONENT DEF1 ISPORT (CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END COMPONENT;SIGNAL C,C1, C2, C3,C4,C5,C6,C7: STD_LOGIC;SIGNAL a : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL b : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL s : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL ss : STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL sss : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINU1 : f_adder PORT MAP(AIN => a(0), BIN => b(0), CIN => CIN, SUM => s(0),COUT => C1);U2 : f_adder PORT MAP(AIN => a(1), BIN => b(1), CIN => C1, SUM => s(1),COUT => C2);U3 : f_adder PORT MAP(AIN => a(2), BIN => b(2), CIN => C2, SUM => s(2),COUT => C3);U4 : f_adder PORT MAP(AIN => a(3), BIN => b(3), CIN => C3, SUM => s(3),COUT => C4);U5 : f_adder PORT MAP(AIN => a(4), BIN => b(4), CIN => C4, SUM => s(4),COUT => C5);U6 : f_adder PORT MAP(AIN => a(5), BIN => b(5), CIN => C5, SUM => s(5),COUT => C6);U7 : f_adder PORT MAP(AIN => a(6), BIN => b(6), CIN => C6, SUM => s(6),COUT => C7);U8 : f_adder PORT MAP(AIN => a(7), BIN => b(7), CIN => C7, SUM => s(7),COUT => C);U9 : DEF1 PORT MAP(Q=>a(0),D=>AIN(0),CLK=>CLK);U10 : DEF1 PORT MAP(Q=>a(1),D=>AIN(1),CLK=>CLK);U11 : DEF1 PORT MAP(Q=>a(2),D=>AIN(2),CLK=>CLK);U12 : DEF1 PORT MAP(Q=>a(3),D=>AIN(3),CLK=>CLK);U13 : DEF1 PORT MAP(Q=>a(4),D=>AIN(4),CLK=>CLK);U14 : DEF1 PORT MAP(Q=>a(5),D=>AIN(5),CLK=>CLK);U15 : DEF1 PORT MAP(Q=>a(6),D=>AIN(6),CLK=>CLK);U16 : DEF1 PORT MAP(Q=>a(7),D=>AIN(7),CLK=>CLK);5U17 : DEF1 PORT MAP(Q=>b(0),D=>BIN(0),CLK=>CLK); U18 : DEF1 PORT MAP(Q=>b(1),D=>BIN(1),CLK=>CLK); U19 : DEF1 PORT MAP(Q=>b(2),D=>BIN(2),CLK=>CLK); U20 : DEF1 PORT MAP(Q=>b(3),D=>BIN(3),CLK=>CLK); U21 : DEF1 PORT MAP(Q=>b(4),D=>BIN(4),CLK=>CLK); U22 : DEF1 PORT MAP(Q=>b(5),D=>BIN(5),CLK=>CLK); U23 : DEF1 PORT MAP(Q=>b(6),D=>BIN(6),CLK=>CLK); U24 : DEF1 PORT MAP(Q=>b(7),D=>BIN(7),CLK=>CLK);U25 : DEF1 PORT MAP(Q=>SUM(0),D=>s(0),CLK=>CLK); U26 : DEF1 PORT MAP(Q=>SUM(1),D=>s(1),CLK=>CLK); U27 : DEF1 PORT MAP(Q=>SUM(2),D=>s(2),CLK=>CLK); U28 : DEF1 PORT MAP(Q=>SUM(3),D=>s(3),CLK=>CLK); U29 : DEF1 PORT MAP(Q=>SUM(4),D=>s(4),CLK=>CLK); U30 : DEF1 PORT MAP(Q=>SUM(5),D=>s(5),CLK=>CLK); U31 : DEF1 PORT MAP(Q=>SUM(6),D=>s(6),CLK=>CLK); U32 : DEF1 PORT MAP(Q=>SUM(7),D=>s(7),CLK=>CLK);U33 : DEF1 PORT MAP(Q=>COUT,D=>C,CLK=>CLK);PROCESS(CLK,AIN,BIN)VARIABLE sSeg1 : STD_LOGIC_VECTOR(7 DOWNTO 0);VARIABLE sSeg2 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINss(3 DOWNTO 0)<=SUM(3 DOWNTO 0);sss(3 DOWNTO 0)<=SUM(7 DOWNTO 4);sSeg1(7 DOWNTO 0):= AIN(7 DOWNTO 0);sSeg2(7 DOWNTO 0):= BIN(7 DOWNTO 0);CASE ss ISWHEN "0000" => SEG1 <= "";--0WHEN "0001" => SEG1 <= "";WHEN "0010" => SEG1 <="";WHEN "0011" => SEG1 <="";WHEN "0100" => SEG1 <="";WHEN "0101" => SEG1 <="";WHEN "0110" => SEG1 <="";WHEN "0111" => SEG1 <="";WHEN "1000" => SEG1 <="";WHEN "1001" => SEG1 <=""; --9WHEN "1010" => SEG1 <="";WHEN "1011" => SEG1 <="";WHEN "1100" => SEG1 <="";WHEN "1101" => SEG1 <="";WHEN "1110" => SEG1 <="";WHEN "1111" => SEG1 <="";WHEN OTHERS =>NULL;END CASE;CASE sss ISWHEN "0000" => SEG2 <= "";--0WHEN "0001" => SEG2 <= "";WHEN "0010" => SEG2 <="";WHEN "0011" => SEG2 <="";WHEN "0100" => SEG2 <="";WHEN "0101" => SEG2 <="";WHEN "0110" => SEG2 <="";WHEN "0111" => SEG2 <="";WHEN "1000" => SEG2 <="";WHEN "1001" => SEG2 <=""; --9WHEN "1010" => SEG2 <="";WHEN "1011" => SEG2 <="";WHEN "1100" => SEG2 <="";WHEN "1101" => SEG2 <="";WHEN "1110" => SEG2 <="";WHEN "1111" => SEG2 <="";WHEN OTHERS =>NULL;END CASE;CASE sSeg1(3 DOWNTO 0) ISWHEN "0000" => ASEGIN1 <= "";--0WHEN "0001" => ASEGIN1 <= "";WHEN "0010" => ASEGIN1 <="";WHEN "0011" => ASEGIN1 <="";WHEN "0100" => ASEGIN1 <="";WHEN "0101" => ASEGIN1 <="";WHEN "0110" => ASEGIN1 <="";WHEN "0111" => ASEGIN1<="";WHEN "1000" => ASEGIN1 <="";WHEN "1001" => ASEGIN1 <=""; --9WHEN "1010" => ASEGIN1 <="";WHEN "1011" => ASEGIN1 <="";WHEN "1100" => ASEGIN1 <="";WHEN "1101" => ASEGIN1 <="";WHEN "1110" => ASEGIN1 <="";WHEN "1111" => ASEGIN1 <="";WHEN OTHERS =>NULL;END CASE;7CASE sSeg1(7 DOWNTO 4) ISWHEN "0000" => ASEGIN2 <= "";--0 WHEN "0001" => ASEGIN2 <= "";WHEN "0010" => ASEGIN2 <="";WHEN "0011" => ASEGIN2 <="";WHEN "0100" => ASEGIN2 <="";WHEN "0101" => ASEGIN2 <="";WHEN "0110" => ASEGIN2 <="";WHEN "0111" => ASEGIN2<="";WHEN "1000" => ASEGIN2 <="";WHEN "1001" => ASEGIN2 <=""; --9 WHEN "1010" => ASEGIN2 <="";WHEN "1011" => ASEGIN2 <="";WHEN "1100" => ASEGIN2 <="";WHEN "1101" => ASEGIN2 <="";WHEN "1110" => ASEGIN2 <="";WHEN "1111" => ASEGIN2 <="";WHEN OTHERS =>NULL;END CASE;CASE sSeg2(3 DOWNTO 0) ISWHEN "0000" => BSEGIN1 <= "";--0 WHEN "0001" => BSEGIN1 <= "";WHEN "0010" => BSEGIN1 <="";WHEN "0011" => BSEGIN1 <="";WHEN "0100" => BSEGIN1 <="";WHEN "0101" => BSEGIN1 <="";WHEN "0110" => BSEGIN1 <="";WHEN "0111" => BSEGIN1<="";WHEN "1000" => BSEGIN1 <="";WHEN "1001" => BSEGIN1 <=""; --9 WHEN "1010" => BSEGIN1 <="";WHEN "1011" => BSEGIN1 <="";WHEN "1100" => BSEGIN1 <="";WHEN "1101" => BSEGIN1 <="";WHEN "1110" => BSEGIN1 <="";WHEN "1111" => BSEGIN1 <="";WHEN OTHERS =>NULL;END CASE;CASE sSeg2(7 DOWNTO 4) ISWHEN "0000" => BSEGIN2 <= "";--0 WHEN "0001" => BSEGIN2 <= "";WHEN "0010" => BSEGIN2 <="";WHEN "0011" => BSEGIN2 <="";WHEN "0100" => BSEGIN2 <="";WHEN "0101" => BSEGIN2 <="";WHEN "0110" => BSEGIN2 <="";WHEN "0111" => BSEGIN2<="";WHEN "1000" => BSEGIN2 <="";WHEN "1001" => BSEGIN2 <=""; --9WHEN "1010" => BSEGIN2 <="";WHEN "1011" => BSEGIN2 <="";WHEN "1100" => BSEGIN2 <="";WHEN "1101" => BSEGIN2 <="";WHEN "1110" => BSEGIN2 <="";WHEN "1111" => BSEGIN2 <="";WHEN OTHERS =>NULL;END CASE;END PROCESS;--U1 : f_adder PORT MAP(AIN => AIN(0), BIN => BIN(0), CIN => CIN, SUM => SUM(0), COUT => C1);--U2 : f_adder PORT MAP(AIN => AI N(1), BIN => BIN(1), CIN => C1, SUM => SUM(1), COUT => C2);--U3 : f_adder PORT MAP(AIN => AIN(2), BIN => BIN(2), CIN => C2, SUM => SUM(2), COUT => C3);--U4 : f_adder PORT MAP(AIN => AIN(3), BIN => BIN(3), CIN => C3, SUM => SUM(3), COUT => C4);--U5 : f_adder PORT MAP(AIN => AIN(4), BIN => BIN(4), CIN => C4, SUM => SUM(4), COUT => C5);--U6 : f_adder PORT MAP(AIN => AIN(5), BIN => BIN(5), CIN => C5, SUM => SUM(5), COUT => C6);--U7 : f_adder PORT MAP(AIN => AIN(6), BIN => BIN(6), CIN => C6, SUM => SUM(6), COUT => C7);--U8 : f_adder PORT MAP(AIN => AIN(7), BIN => BIN(7), CIN => C7, SUM => SUM(7), COUT => COUT);END ONE;三、编译及仿真结果程序波形仿真图9时间分析方法二：使用LPM创立元件一、打开MegaWizard Plug-In Manager二、按照提示，一步步完成全加器/全减器的创建三、创建成功，生成CMP文件四、调用CMP文件，例化元件，生成可以使用的元件。

实验2原理图输入法设计8位二进制全加器一、实验目的进一步熟悉QuartusⅡ的使用方法，学习时序仿真。

二、实验内容用V erilog HDL设计一个8位二进制全加器。

可以直接编写程序，也可以利用例化语句调用1位全加器构成8位全加器。

并进行编译、综合、适配和仿真。

三、实验步骤：1.为本项工程设计建立文件夹2.建立V erilog HDL文件3.存盘并建立工程4.全程编译5.时序仿真⑴建立矢量波形文件菜单操作：file—new图2-1 选择编辑矢量波形文件图2-2 波形编辑器⑵设置仿真时间长度菜单操作：Edit—end time图2-3 设置仿真时间长度⑶存盘图2-4 vwf激励波形文件存盘⑷将工程test2的端口信号选入波形编辑器中。

菜单操作：View—Utility Windows—Node Finder，并按图2-5 向波形编辑器拖入信号节点选项：Look：工程名；filer：Pins all⑸编辑输入波形单击输入信号a使之变成蓝色条，激活波形编辑器图2-6波形编辑器按图2-7设置输入信号a的周期在Tool Zoom 状态下调整波形图图2-8 设置好的激励波形图⑹菜单操作：Assignments –setting进入以下窗口：图2-9 选择仿真控制图2-10 仿真波形输出图2-11 选择全时域显示⑺仿真：Processing-Start Simulation 或。

注：该实验也可用硬件测试的方法来验证其设计的正确性。

四、实验报告详细叙述实验内容所要求的设计流程；给出仿真波形图；给时序分析情况。

五、参考程序module ADDER8B(A,B,CIN,COUT,DOUT);output [7:0] DOUT; output COUT;input [7:0] A,B; input CIN; wire [8:0] DA TA;assign DA TA =A+B+CIN;assign COUT=DA TA[8];assign DOUT=DA TA[7:0];endmodule。

XXXX大学计算机科学学院实验/上机报告一、实验目的设计一个8位加法器。

二、实验环境Quartus II 7.0 开发系统三、实验内容利用全加器，设计一个8位加法器。

四、实验过程设计思想：8位二进制加法器可以由8个全加器通过级联的方式构成。

根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。

实验步骤：1、设计一个全加器新建工程，建立源文件，输入VHDL设计文件，如下图所示：完成设计文件输入后，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：由图可知仿真结果正确。

2、元件例化把VHDL设计文件转为原理图中使用的元件。

在文件菜单File中选择Creat/Update选项，单击Create Symbol File for Current File 选项，系统自动生成相应的元件标号。

重复新建文件的操作，选择Block Diagram/Schmatic File 选项，新建一个原理图文件，在添加元件列表中可以看到自动生成的元件，选择full_adder这个元件添加到原理图中，如下图所示：3、完成顶层图的设计用生成的元件标号，完成顶层图的设计。

这里有两种方法，一种是直接用原理图设计，根据原理图设计工具的使用方法，完成顶层文件的设计，这个方法比较复杂，所以这里选择另一种方法，通过VHDL设计文件。

继续建立源文件，输入VHDL设计文件，如下图所示：依照上述步骤，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：五、实验总结本次实验的目的是设计一个8位二进制加法器，而8位二进制加法器可以由8个全加器通过级联的方式构成。

根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。

根据实验设计思路，我先用VHDL设计了一个全加器full_adder.vhd，编译、仿真成功后，通过元件例化的方式，采用原理图设计了一个8位的加法器adder8.bdf，但是在这个过程中出现了很多问题，即由于我是把这个8位的加法器的每个全加器元件输入输出引脚分开的，因此一开始就设计了17个输入引脚，这使得我在给输入引脚添加信号时不知道添加什么信号，才能够起到验证仿真结果是否正确的目的。

EDA技术与应用实验报告姓名学号专业年级电子信息工程实验题目八位全加器设计实验目的1.熟悉QuartuaⅡ的文本和原理图输入方法设计简单组合电路2.通过8位全加器的设计掌握层次化设计的方法3.学会对实验板上的FPGA/CPLD开发系统硬件电路的编程下载及测试实验原理1.由文本输入利用元件例化语句或者原理图输入封装元件的方式，层次化设计1位全加器2.用原理图输入方法，由1位全加器通过低位进位输出cout与高位进位输入cin以串行方式相连接，构成8位全加器实验内容实验一：用原理图输入法设计8位全加器1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由1位全加器构成8位全加器3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验二：用文本输入法设计8位全加器1. VHDL文本输入完成半加器和一位全加器的设计2. 用元件例化语句由1位全加器设计一个8位全加器3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验步骤实验一1.设计1位全加器<1>完成对半加器的设计（详见P117），编译、仿真、生成可调用元件h_adder.bsf;<2>完成对1位全加器的设计（详见P118），编译、仿真与下载，生成可调用原件f_adder.bsf;2.利用1位全加器进行8位全加器的设计<1>新建文件夹adder_8bit，作为顶层文件的目录，将底层文件h_adder.bdf、f_adder.bdf拷贝到此目录下。

新建一个初始原理图adder_8bit.bdf,并为其创建project,将三个设计文件加入工程。

<2>在原理图编辑窗口，调入元件f_adder.bsf，连接线路，对引脚命名，完成对8位全加器的设计。

<3>选择芯片EP1K100QC208-3，引脚锁定并再次编译，编程下载，分析实验结果。

实验二1.设计1位全加器<1>分别新建子文件夹，用来保存底层文件或门or2a.VHDL、半加器h_adder.VHDL的设计,并分别建立相应的project，进行编译、综合、适配、仿真，确保无error（详见P72）。

实验报告课程名称电子设计自动化实验项目 8为二进制带符号数的加减电路设计实验仪器计算机系别：通信学院专业：电子信息工程班级/学号：电信1105班 /2011010612学生姓名：张正实验日期：2013年5月29日成绩： _______________________指导教师： _______李春云_____________电子自动化设计实验一、实验目的：1学习多字节压缩BCD码加减运算的程序设计2学习单字节有符号数加减运算的程序设计二、实验内容：1用VHDL代码实现8为二进制带符号数的加减电路设计2实现二进制码和BCD码之间的转换3实现用七段BCD码显示译码器显示源代码三、实验原理：加减法实验电路原理：二进制带符号数的加减电路，是将输入的带符号数转化成补码，利用补码进行运算，并且对运算结果的符号进行判断，还原成真值。

四、源代码：library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity adder isport ( a:in STD_LOGIC_VECTOR(7 downto 0);b:in STD_LOGIC_VECTOR(7 downto 0);ctrol:in std_logic;bcd_symbol:out std_logic;binaryout:out STD_LOGIC_VECTOR(7 downto 0);dataout: out STD_LOGIC_vector( 20 downto 0));end adder;architecture adder_arch of adder issignal x:std_logic_vector(9 downto 0);signal y:std_logic_vector(9 downto 0);signal z:std_logic_vector(9 downto 0);signal c:std_logic_vector(8 downto 0);signal c1:std_logic_vector(7 downto 0);signal ga_hundred:std_logic_vector(3 downto 0);signal cc:std_logic_vector(7 downto 0);signal ga:std_logic_vector(7 downto 0);signal ga0,ga1,ga2:std_logic_vector(6 downto 0);beginaddsub:blockbeginprocess(a)beginif a(7)='0'then x<='0'&'0'&a;else x(9 downto 8)<='1'&'1';x(7 downto 0)<=not('0'&a(6 downto 0))+1;end if;end process;process(ctrol,b)beginif ctrol='0'thenif b(7)='0'then y<='0'&'0'&b;else y<='1'&'1'&(not('0'& b(6 downto 0))+1);end if;else if b(7)='1' then y<='0'&'0'&(not('0'& b(6 downto 0))+1);else y<='1'&'1'&(not('0'&b(6 downto 0))+1);end if;end if;end process;process(a,b)beginif a(6 downto 0)=0 then z<=y;elseif b(6 downto 0)=0 then z<=x;elsez<=x+y;end if;end if;end process;process(z)beginif z(9)='1' thenc(7 downto 0)<=not z(7 downto 0)+1; c(8)<='1';else c(8 downto 0)<='0'& z(7 downto 0);end if;end process;end block addsub;bcd_symbol<=c(8);binaryout<=c(7 downto 0);bcd:blockbegincc<=c(7 downto 0); process(cc)beginif cc>199 then c1<=cc-200;ga_hundred<="0010";elsif cc>99 then c1<=cc-100;ga_hundred<="0001";else ga_hundred<="0000";c1<=cc;end if;if c1>=90 and c1<100 then ga<=c1+54;elsif c1>80 and c1<90 then ga<=c1+48;elsif c1>70 and c1<80 then ga<=c1+42;elsif c1>60 and c1<70 then ga<=c1+36;elsif c1>50 and c1<60 then ga<=c1+30;elsif c1>40 and c1<50 then ga<=c1+24;elsif c1>30 and c1<40 then ga<=c1+18;elsif c1>20 and c1<30 then ga<=c1+12;elsif c1>10 and c1<20 then ga<=c1+6;else ga<=c1;end if;end process;end block bcd;xianshi0:blockbeginga0<="0111111" when ga_hundred<=0 else"0000110" when ga_hundred<=1 else"1011011" when ga_hundred<=2 else"1001111" when ga_hundred<=3 else"1100110" when ga_hundred<=4 else"1101101" when ga_hundred<=5 else"1111101" when ga_hundred<=6 else"0000111" when ga_hundred<=7 else"1111111" when ga_hundred<=8 else"1101111" when ga_hundred<=9 else"0000000" when ga_hundred<=10 else"0000000" when ga_hundred<=11 else"0000000" when ga_hundred<=12 else"0000000" when ga_hundred<=13 else"0000000" when ga_hundred<=14 else"0000000" ;dataout( 20 downto 14) <= ga0;end block xianshi0;xianshi1:blockbeginga1<="0111111" when ga(7 downto 4)<=0 else"0000110" when ga(7 downto 4)<=1 else"1011011" when ga(7 downto 4)<=2 else"1001111" when ga(7 downto 4)<=3 else"1100110" when ga(7 downto 4)<=4 else"1101101" when ga(7 downto 4)<=5 else"1111101" when ga(7 downto 4)<=6 else"0000111" when ga(7 downto 4)<=7 else"1111111" when ga(7 downto 4)<=8 else"1101111" when ga(7 downto 4)<=9 else"0000000" when ga(7 downto 4)<=10 else"0000000" when ga(7 downto 4)<=11 else"0000000" when ga(7 downto 4)<=12 else"0000000" when ga(7 downto 4)<=13 else"0000000" when ga(7 downto 4)<=14 else"0000000" ;dataout( 13 downto 7) <= ga1;end block xianshi1;xianshi2:blockbeginga2<="0111111" when ga(3 downto 0)<=0 else"0000110" when ga(3 downto 0)<=1 else"1011011" when ga(3 downto 0)<=2 else"1001111" when ga(3 downto 0)<=3 else"1100110" when ga(3 downto 0)<=4 else "1101101" when ga(3 downto 0)<=5 else "1111101" when ga(3 downto 0)<=6 else "0000111" when ga(3 downto 0)<=7 else "1111111" when ga(3 downto 0)<=8 else "1101111" when ga(3 downto 0)<=9 else "0000000" when ga(3 downto 0)<=10 else "0000000" when ga(3 downto 0)<=11 else "0000000" when ga(3 downto 0)<=12 else"0000000" when ga(3 downto 0)<=13 else"0000000" when ga(3 downto 0)<=14 else"0000000" ;dataout( 6 downto 0) <= ga2;end block xianshi2;end adder_arch;五、项目实施六、实验总结：通过本次试验，加深了我对例化语句和分模块显示的理解。

8位加法器的设计实验⼆ 8位加法器设计⼀、实验⽬的熟悉利⽤Quartus Ⅱ的图形编辑输⼊法设计简单组合电路，掌握层次化设计⽅法，并通过8位全加器的设计，进⼀步熟悉利⽤EDA 软件进⾏数字系统设计的流程。

⼆、实验仪器与器材计算机1台，GW48-PK2S 实验箱1台，Quartus Ⅱ6.0 1套。

三、实验内容1. 基本命题利⽤图形输⼊法设计⼀个⼀位半加器和全加器，再利⽤级联⽅法构成8位加法器。

2. 扩展命题利⽤⽂本输⼊法设计4位并⾏进位加法器，再利⽤层次设计⽅法构成8位加法器。

通过时序仿真，⽐较两种加法器的性能。

四、设计思路加法器是数字系统中的基本逻辑器件。

例如，为了节省逻辑资源，减法器和硬件乘法器都可由加法器来构成。

多位加法器的设计⼗分耗费硬件资源，因此在实际的设计和相关系统的开发中，需要注意资源的利⽤率和进位速度两⽅⾯的问题。

对此，⾸先应选择较适合组合逻辑设计的器件作为最终的⽬标器件，如CPLD ；其次在加法器的逻辑结构设计上，在芯⽚资源的利⽤率和加法器的速度两⽅⾯权衡得失，探寻最佳选择，即选择最佳的并⾏进位最⼩的加法单元的宽度。

显然这种选择与⽬标器件的时延特性有直接关系。

多位加法器的构成有两种⽅式：即并⾏进位和串⾏进位⽅式。

串⾏进位⽅式的加法器是将全加器级联构成的，它有电路简单，但进位速度较慢的特点。

并⾏进位加法器设有产⽣并⾏进位的逻辑电路，加法器的进位仅与输⼊状态有关，与各级加法器的进位⽆关，即第 i 位加法器的进位直接由该位的各输⼊状态决定，其关系式为：i i i i i i C Y X Y X C ?⊕+=+1 （i = 0,1,2,3…）当i = 3时，代⼊上述表达式可得：00112233001122331122332233334C Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X C⊕?⊕?⊕?⊕+?⊕?⊕?⊕+?⊕?⊕+?⊕+= 4位加法器的各位和数表达式如下：0000010000111112111122222322223333343333C Y X Y X C C Y X S C Y X Y X C C Y X S C Y X Y X C C Y X S C Y X Y X C C Y X S⊕+=⊕⊕=?⊕+=⊕⊕=?⊕+=⊕⊕=?⊕+=⊕⊕=⽤门电路实现的4位并⾏加法器电路如图2-1所⽰。

实验三八位并行二进制全加器设计1.全加器程序：ibrary ieee;use ieee.std_logic_1164.all;entity cnt4 isport(ain,bin,cin :in std_logic;cout,sum:out std_logic);end entity cnt4;architecture one of cnt4 isbegincout<=((ain xor bin) and cin) or (ain and bin);sum<=(ain xor bin) xor cin ;end architecture one;2.八位并行二进制全加器程序：library ieee;use ieee.std_logic_1164.all;entity fa1 isport(ain,bin,c,d,e,f,g,h,i,j,k,l,m,n,o,p,q:in std_logic;aout,bout,jout,dout,eout,fout,gout,hout,kout:out std_logic); end entity fa1;architecture one of fa1 iscomponent cnt4port(a,b,cin :in std_logic;cout,sum:out std_logic);end component;signal r,s,t,u,v,w,x:std_logic;beginu1:cnt4 port map (a=>ain,b=>bin,cin=>c,sum=>aout,cout=>r); u2:cnt4 port map (a=>d,b=>e,cin=>r,sum=>bout,cout=>s);u3:cnt4 port map (a=>f,b=>g,cin=>s,sum=>jout,cout=>t);u4:cnt4 port map (a=>h,b=>i,cin=>t,sum=>dout,cout=>u);u5:cnt4 port map (a=>j,b=>k,cin=>u,sum=>eout,cout=>v);u6:cnt4 port map (a=>l,b=>m,cin=>v,sum=>fout,cout=>w);u7:cnt4 port map (a=>n,b=>o,cin=>w,sum=>gout,cout=>x);u8:cnt4 port map (a=>p,b=>q,cin=>x,sum=>hout,cout=>kout); end architecture one;三．仿真图形及分析图形分析：1、全加器实现三位数的相加器，其中一位来自低位的进位；2、八位并行二进制全加器使用七个例化语句完成。

EDA技术与VHDL实训姓名：李*班级：电信**-*学号：12********电子与信息工程学院8位加法器设计一实训目的1．学习使用VHDL语言设计电路，加深对VHDL语言的理解与应用。

2．学习8位加法器的VHDL程序设计方法。

3．学习例化语句的应用，并能够利用例化语句完成从半加器到全加器的设计。

二加法器加法器是为了实现加法的。

即是产生数的和的装置。

加数和被加数为输入，和数与进位为输出的装置为半加器。

若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。

常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。

对于1位的二进制加法，相关的有五个的量：1，被加数A，2，被加数B，3，前一位的进位CIN，4，此位二数相加的和S，5，此位二数相加产生的进位COUT。

前三个量为输入量，后两个量为输出量，五个量均为1位。

对于32位的二进制加法，相关的也有五个量：1，被加数A（32位），2，被加数B（32位），3，前一位的进位CIN（1位），4，此位二数相加的和S（32位），5，此位二数相加产生的进位COUT（1位）。

要实现32位的二进制加法，一种自然的想法就是将1位的二进制加法重复32次（即逐位进位加法器）。

这样做无疑是可行且易行的，但由于每一位的CIN都是由前一位的COUT 提供的，所以第2位必须在第1位计算出结果后，才能开始计算；第3位必须在第2位计算出结果后，才能开始计算，等等。

而最后的第32位必须在前31位全部计算出结果后，才能开始计算。

这样的方法，使得实现32位的二进制加法所需的时间是实现1位的二进制加法的时间的32倍。

三实训内容首先设计半加器，然后用例化语句将它们连接起来。

利用半加器和或门构成1位全加器，以1位全加器为基本硬件，构成串行进位的8位加法器。

3.1 设计1位半减器利用真值表设计1位半减器。

图3-1中的h_add是半加器，sum是输出和，a_out是进位输出，add_in是进位输入。

实验一加法器一、实验目的1、掌握并行加法器的原理及设计方法；2、通过一个8位二进制加法器的设计，学习多位加法器的设计；3、掌握用VHDL实现简单组合逻辑电路的设计；二、实验原理加法器是数字系统中的基本逻辑器件，例如为了节省逻辑资源减法器和硬件乘法器都可由加法器来构成。

宽位的加法器的设计是十分耗费硬件资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生，逻辑运算速度较快；串行进位方式是将全加器级联构成多位加法器并行进位。

实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。

因此本实验中的8 位加法器采用由两个4 位二进制并行加法器级联的方案，如下图1.1所示。

图1.1 8位加法器原理图三、实验内容1.在MAX+plusⅡ中输入4 位二进制并行加法器的源程序，文件名为“adder4b.vhd”，并对其进行编译，仿真，然后生成元件符号，以供8位二进制加法器调用。

2.在MAX+plusⅡ的图形编辑器中按照图1.1的输入8位二进制加法器的电路原理图，文件名为“adder8b.gdf”，对其进行编译和仿真。

3.对设计文件“adder8b.gdf”完成锁定引脚、编程下载和硬件验证。

可选实验电路结构图NO.1，8位二进制加数A[7..0]接PIO7～PIO0；8位二进制加数被加数B[7..0]接PIO15～PIO8；8位和S[7..0]接PIO23～PIO16。

此加法器的8 位被加数A 和加数B 分别由键2与键1、键4与键3输入，计算结果将显示于数码管6（和的高4位）和数码管5（低4 位）。

进位输出位COUT由PIO39输出，当有进位时点亮发光二极管D8。

进位输入位CIN接PIO49，由键8控制。

完成上述引脚锁定后，再次对设计文件进行编译，然后打开GW48实验系统的电源，选择模式“1”，执行“MAX+plus”菜单下的“Programmer”命令，将8位二进制加法器编程文件下载到目标芯片EPF10K10LC84-4中。

《EDA技术》实验报告实验名称： 8位二进制全加器设计
姓名：
班级：
学号：
实验日期：2010-3-29
指导教师：
一、实验设计要求
以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。

二、设计原理
电路结构图或原理图
电路功能描述
定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。

CIN是输入的进位，数据类型IN STD_LOGIC；输出端口：SUM为和，数据类型IN STD_LOGIC COUT 为输出的进位。

三、实验程序
程序1：一位二进制全加器设计顶层描述
程序2：8位并行二进制全加器顶层文件
四、编译及仿真结果
选用器件型号cyclone
编译后使用器件资源情况、引脚配置情况（硬件实验）
仿真结果显示：
该设计是成功的。

输入的进位也要加上去。

0---255 全加器的COUNT 没有进位，而当加到256，COUNT=1，SUM输出0.
五、总结
.1 编译不通过，检查后发现在建立工程时，同一工程的所有文件都必须放在同一文件夹中，而这一步没做。

2 程序中没有将文件名与实体名保持一致出错。

输入半加器的VHDL程序保存文件，将输入的VHDL语言程序保存为h _adder.vhd.
3不知道如何将输入/输出引脚号都添加到矢量波形编辑窗口中。

解决办法：view—utility window—noder finder 将需要引脚拖拽。

EDA技术课程大作业设计题目：8位全加器院系：电子信息与电气工程系学生姓名：学号：200902070023专业班级：09电子信息工程专升本2010年12月10 日8位全加器1. 设计背景和设计方案1.1设计任务用VHDL设计一个八位并行加法器，该八位并行加法器是有两个四位二进制并行加法器通过级联而成，先设计两个四位二进制并行加法器分别表示八位数中的低四位和高四位以及其加法（含进位），再将两个四位并行加法器级联成一个八位并行加法器。

1.2设计要求加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。

一个8位全加器可以由用两个4位二进制并行加法器级联以构成，加法器间的进位可以并行方式实现，即将低位加法器的进位输出COUT端与高位加法器的低位输入信号CIN 相连。

1.3方案构思多位加法器按其进位方式的不同可以分为两类：串行进位加法器和并行进位加法器。

串行进位加法器是将多个一位全加器级联，低位全加器的进位输出送给相邻高位全加器作为进位输入，以此构成多位加法器。

这种设计思路简单明了且占用资源较少，但运算速度较慢。

并行进位方式则是在各位的加法环节之外，另外设有进位产生逻辑电路，各位的进位输入信号同时产生，从而各位可以同时完成全家运算，输出最后结果。

并行进位方式具有较快的运算速度，但是相对于串行进位方式来说，却往往占用更多的资源。

尤其是当运算位数增加的时候，相同位数的并行进位和串行进位加法器的资源占用差距也越来越大。

因此，常常需要设计者在运算速度和资源占用量之间做出折中和平衡。

实践证明，4位二进制并行进位加法器和串行级联加法器占用的资源几乎相同。

因此，可以用两个4位二进制并行加法器级联以构成8位二进制加法器，这是一种较为合理的选择。

其结构如图1：图1 8位加法器原理图2. 方案实施2.1．加法器的原理加法器是计算机的基本运算单元，在各种逻辑电路中经常使用。

加法器电路分二进制和十进制两种。

一般计算机中使用的多是二进制加法电路，十进制加法电路采用对二进制加法电路进行处理的方法实现。

《电子技术》课程设计报告题目学院（部）专业班级学生姓名学号月日至月日共周指导教师（签字）前言8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。

加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。

我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。

那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。

最后输出的就是一个三位十进制数，其范围在000到510之间。

通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。

为实现上述目的，我们需要查阅相关资料。

通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。

同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。

我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。

另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。

我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。

目录1.摘要 (1)2.关键字 (1)3.设计要求 (1)4.正文 (1)第一章.系统概述 (1)第二章.单元电路设计与分析 (4)①.控制电路 (4)②.编码电路 (5)③.加法电路 (6)④.译码电路 (10)⑤.输出电路 (11)第三章.系统综述、总体电路图 (11)第四章.结束语 (14)5.鸣谢 (15)6.元器件明细表，附图 (15)7.参考文献 (16)8.收获与体会，存在的问题等 (17)9.评语 (18)8位二进制加法器1.摘要:本次设计主要是如何实现8位二进制数的相加，即两个000到255之间的数相加，由于在实际中输入的往往是三位十进制数，因此，被加数和加数是两个三位十进制数，范围在000到255之间，通过六个二-十进制编码器（即74LS147)分别将加数和被加数的个位、十位、百位转换为8421BCD码，于是得到了两个12位字码，将它们接入三个四位超前进位并行加法器（即74LS283)，其中原加数三位十进制数的个位转换得到的四位BCD码与被加数三位十进制数的个位转换得到的四位BCD码相加，串入到第一个74LS283的接线端，得到一个四位8421BCD码。

摘要随着社会的发展，在生活和生产中，我们经常要用到二进制累加问题，为了提高运算速度，更大的节约时间，所以我做了这个八位二进制累加器来进行二进制的累加，主要内容为加法器和寄存器及一些简易的电容电阻等器件，来实现八位二进制的累加问题，这样就可以把复杂的问题具体化，从而提高生产与学习效率，极大地节约时间。

关键词：二进制累加器目录一．课题名称……………………………………………………………二．主要功能(简要说明) ………………………………………………三．电路原理图…………………………………………………………四. 工作原理分析………………………………………………………1.电路组成…………………………………………………………2.单个元器件性能…………………………………………………五. 整体电路工作原理及EDA仿真和结果分析：……………………六. 元器件选择（元器件明细表和参考价格，电路成本估算）……七．电路的制作与实验测试……………………………………………1.电路排布…………………………………………………………2.电路焊接…………………………………………………………3.电路的检查及测试………………………………………………4.调试结果…………………………………………………………八．线路的改进意见：……………………………………………………九．思考题………………………………………………………………十．课程设计的收获和体会………………………………………………十一．参考文献……………………………………………………………一．课题名称：8位二进制累加器二．主要功能(简要说明)：该电路将K3，K4设定的8位二进制数与74LS273中锁存的数相累加，并将结果通过发光二极管D1~D8显示出来。

K1为累加键，每按以此累加一次。

K2为清零键，用于将累加和清零。

三．电路原理图：V四. 工作原理分析1、电路组成：如图1所示，整个电路由一个8位高速寄存器、两个4位二进制全加器及一些电阻、电容、发光二极管组成，实现8位二进制累加器的功能。