组成原理课程设计层次化设计方法二进制计数器八位加法器

8位全加器课程设计报告一、课程目标知识目标：1. 学生理解8位全加器的基本概念，掌握全加器的逻辑结构和工作原理；2. 学生掌握8位全加器的电路图绘制方法，能分析并解释全加器中各个部分的作用；3. 学生了解8位全加器在计算机运算中的应用，理解其重要性。

技能目标：1. 学生能够运用所学知识，独立完成8位全加器的电路图设计；2. 学生能够运用逻辑门电路，搭建8位全加器电路，并进行功能验证；3. 学生能够通过实际操作，提高解决问题的能力和团队协作能力。

情感态度价值观目标：1. 学生培养对电子技术课程的兴趣，激发学习热情；2. 学生在学习过程中，树立正确的科学态度，注重实践，勇于创新；3. 学生通过团队合作，培养沟通与协作能力，增强集体荣誉感。

课程性质分析：本课程为电子技术课程的一部分，重点在于让学生掌握8位全加器的原理和应用，培养实际操作能力。

学生特点分析：八年级学生具有一定的电子技术基础，对电路有一定的了解，但可能对全加器的理解尚浅，需要通过具体实例和操作来加深理解。

教学要求分析：本课程要求教师以理论与实践相结合的方式进行教学，注重培养学生的实际操作能力和团队协作能力。

在教学过程中，关注学生的个体差异，给予个性化指导，确保课程目标的实现。

通过本课程的学习，学生能够达到上述具体的学习成果。

二、教学内容1. 引言：介绍全加器在数字电路中的重要性，回顾一位全加器的基本原理，引出8位全加器的研究意义。

2. 理论知识：a. 8位全加器的定义和功能；b. 8位全加器的逻辑结构，包括加法器、进位发生器和进位传递部分；c. 8位全加器的真值表和逻辑表达式。

3. 实践操作：a. 8位全加器电路图的绘制；b. 利用集成电路芯片搭建8位全加器电路；c. 电路功能测试及故障排查。

4. 应用拓展：a. 8位全加器在计算机运算中的应用案例；b. 探讨8位全加器与其他数字电路模块的组合应用。

教学大纲安排：第一课时：引言及理论知识（1、2a）第二课时：理论知识（2b、2c）第三课时：实践操作（3a、3b）第四课时：实践操作（3c）第五课时：应用拓展（4a、4b）教材章节关联：本教学内容与教材中“第十章 数字电路及其应用”相关，涉及全加器部分的内容，与教材中的理论知识和实践操作相结合，确保学生能够系统地学习和掌握8位全加器的相关知识。

一：本实验设计的是一个8为二进制加法计算器，其功能就是对两个八位的二进制数执行加法运算，并可以异步清零。

二：电路可划分为三部分：半加器、全加器和复位电路。

1、半加器:真值表a b so co0 0 0 00 1 1 01 0 1 01 1 0 1电路图2全加器：由半加器和或门组成电路图3复位电路：复位电路通过en控制，当en为‘1’时，执行加法运算，输出正确的值，当en为‘0’时，输输出及结果为全0.三：实验波形仿真和VHDL1、仿真图：2、VHDL代码1)半加器h_adder：library ieee;use ieee.std_logic_1164.all;entity h_adder isport (a,b :in std_logic;co,so :out std_logic);end entity h_adder;architecture fh1 of h_adder isbeginso <= not(a xor (not b));co <= a and b ; end architecture fh1;2)或门or2a：library ieee;use ieee.std_logic_1164.all;entity or2a isport (a,b :in std_logic;c: out std_logic);end entity or2a;architecture one of or2a isbeginc <= a or b ;end architecture one;3)全加器f_adder：library ieee;use ieee.std_logic_1164.all;entity f_adder isport (ain,bin,cin:in std_logic;cout,sum:out std_logic);end entity f_adder;architecture fd1 of f_adder iscomponent h_adderport (a,b :in std_logic;co,so :out std_logic);end component;component or2aport (a,b :in std_logic;c: out std_logic);end component;signal d,e,f: std_logic;beginu1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e);u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum);u3: or2a port map(a=>d,b=>f,c=>cout);end architecture fd1;4)与门and2a：library ieee;use ieee.std_logic_1164.all;entity and2a isport (a,b :in std_logic;c: out std_logic);end entity and2a;architecture one of and2a isbeginc <= a and b ;end architecture one;5)顶层设计文件library ieee;use ieee.std_logic_1164.all;entity zong isport (a1,a2,a3,a4,a5,a6,a7,a8,b1,b2,b3,b4,b5,b6,b7,b8,en :in std_logic;solution1,solution2,solution3,solution4,solution5,solution6,solution7,solution8,solution9 :out std_logic );end entity zong;architecture fh1 of zong iscomponent h_adderport (a,b :in std_logic;co,so :out std_logic);end component;component f_adderport (ain,bin,cin:in std_logic;cout,sum:out std_logic);end component;component and2aport (a,b :in std_logic;c: out std_logic);end component;signale2,e3,e4,e5,e6,e7,e8,e9,e10,e11,e12,e13,e14,e15,e16,e17,e18,e19,e20,e21,e22,e23,e24 :std_logi c;beginu1:and2a port map(a=>en,b=>a1,c=>e2);u2:and2a port map(a=>en,b=>a2,c=>e3);u3:and2a port map(a=>en,b=>a3,c=>e4);u4:and2a port map(a=>en,b=>a4,c=>e5);u5:and2a port map(a=>en,b=>a5,c=>e6);u6:and2a port map(a=>en,b=>a6,c=>e7);u7:and2a port map(a=>en,b=>a7,c=>e8);u8:and2a port map(a=>en,b=>a8,c=>e9);u9:and2a port map(a=>en,b=>b1,c=>e10);u10:and2a port map(a=>en,b=>b2,c=>e11);u11:and2a port map(a=>en,b=>b3,c=>e12);u12:and2a port map(a=>en,b=>b4,c=>e13);u13:and2a port map(a=>en,b=>b5,c=>e14);u14:and2a port map(a=>en,b=>b6,c=>e15);u15:and2a port map(a=>en,b=>b7,c=>e16);u16:and2a port map(a=>en,b=>b8,c=>e17);u17:h_adder port map(a=>e2,b=>e10,co=>e18,so=>solution1);u18:f_adder port map(ain=>e3,bin=>e11,cin=>e18,cout=>e19,sum=>solution2);u19:f_adder port map(ain=>e4,bin=>e12,cin=>e19,cout=>e20,sum=>solution3);u20:f_adder port map(ain=>e5,bin=>e13,cin=>e20,cout=>e21,sum=>solution4);u21:f_adder port map(ain=>e6,bin=>e14,cin=>e21,cout=>e22,sum=>solution5);u22:f_adder port map(ain=>e7,bin=>e15,cin=>e22,cout=>e23,sum=>solution6);u23:f_adder port map(ain=>e8,bin=>e16,cin=>e23,cout=>e24,sum=>solution7);u24:f_adder port map(ain=>e9,bin=>e17,cin=>e24,cout=>solution9,sum=>solution8);end architecture fh1;。

8位运算器课程设计一、课程目标知识目标：1. 学生能理解8位运算器的原理与功能，掌握二进制与十进制的转换方法。

2. 学生能运用8位运算器进行基本的算术运算，如加、减、乘、除，并理解运算过程中的溢出与进位现象。

3. 学生了解8位运算器在计算机硬件中的作用，及其在信息技术中的应用。

技能目标：1. 学生能够独立完成8位运算器的模拟操作，解决实际问题。

2. 学生通过8位运算器的操作，提高逻辑思维和问题解决能力。

3. 学生能够运用所学知识，对简单的计算机程序进行初步的分析与设计。

情感态度价值观目标：1. 学生培养对计算机硬件及编程的兴趣，激发学习信息技术的热情。

2. 学生通过学习8位运算器，认识到科技发展对生活的影响，增强创新意识。

3. 学生在团队协作中培养沟通与合作的意识，提高团队荣誉感。

课程性质：本课程为信息技术学科的教学内容，旨在帮助学生掌握计算机硬件基础知识，提高编程技能。

学生特点：考虑到学生所在年级，已具备一定的逻辑思维和问题解决能力，对信息技术有较高的兴趣。

教学要求：结合学生特点，通过实例教学，使学生在实践中掌握8位运算器的相关知识，提高学生的动手操作能力和团队协作能力。

将课程目标分解为具体的学习成果，以便于教学设计和评估。

二、教学内容1. 引言：介绍8位运算器的基本概念，引出二进制与十进制的转换，让学生初步了解8位运算器的原理。

- 教材章节：第一章 计算机硬件基础，第1节 计算机硬件概述2. 二进制与十进制的转换方法：- 教材章节：第一章 计算机硬件基础，第2节 数字逻辑基础3. 8位运算器的算术运算：- 加法、减法、乘法、除法的运算规则及运算过程- 溢出与进位现象的分析- 教材章节：第一章 计算机硬件基础，第3节 算术逻辑单元4. 8位运算器在实际应用中的案例分析：- 简单计算机程序的初步分析与设计- 教材章节：第二章 计算机指令与编程，第1节 计算机指令概述5. 8位运算器在计算机硬件中的作用：- 介绍CPU中的算术逻辑单元（ALU）- 教材章节：第一章 计算机硬件基础，第4节 中央处理器6. 实践操作：- 使用模拟软件进行8位运算器的操作- 解决实际问题，提高逻辑思维和问题解决能力- 教材章节：第三章 计算机操作实践，第1节 计算机操作基础教学进度安排：本章节内容共需6个课时，其中理论教学4课时，实践操作2课时。

8bit符号数加法器一、概述8bit符号数加法器是一种用于实现两个8位二进制数相加的硬件或软件设备。

在数字电路和计算机编程中，这种加法器对于各种应用和计算任务非常有用。

二、设计原理符号数加法器基于二进制数的加法原理进行设计。

当两个二进制数相加时，我们需要考虑的是每一位上的数值相加的结果，以及最高位的进位问题。

对于负数，我们还需要考虑到符号位的问题。

为了处理这些情况，符号数加法器设计为可以识别输入数字的符号，并根据不同的符号采取不同的加法策略。

三、硬件实现8bit符号数加法器的硬件实现方法多种多样，具体实现方式取决于所使用的硬件平台和设计要求。

常见的实现方式包括微处理器、FPGA（现场可编程门阵列）以及其他数字逻辑设备。

微处理器通常具有专门的硬件模块或软件算法来实现加法运算，而FPGA则允许根据需要进行自定义设计。

在FPGA实现中，可以使用计数器或寄存器来存储输入数字的数值位，以及查找表来存储输入数字的符号位。

此外，可能需要使用额外的逻辑和寄存器来处理溢出和下溢情况。

四、软件实现8bit符号数加法器的软件实现方法也很多样化，具体实现方式取决于所使用的编程语言和设计要求。

常见的编程语言如Python、C++、Java等都可以方便地实现这个功能。

在软件实现中，可以通过编写程序代码来实现8bit符号数加法器的功能，并进行相应的测试和验证。

五、应用场景8bit符号数加法器可以应用于各种数字系统和计算机编程模型中，例如数字信号处理、嵌入式系统、游戏开发、人工智能等。

它提供了高效、可靠的数字运算功能，对于这些应用中的计算任务至关重要。

除此之外，它还可以用于数据校验、加密解密、科学计算等领域。

六、总结8bit符号数加法器是一种重要的数字电路组件，它能够将两个8位的二进制数相加，并对负数的符号进行特殊处理。

通过不同的硬件和软件实现方法，我们可以方便地设计和使用这个加法器。

它的应用范围广泛，为各种数字系统和计算任务提供了有力的支持。

硬件技术课程设计课题名称 8位全加器的设计与实现组名组员班级1201专业计算机科学与技术指导教师计算机学院2014年12 月目录一、设计目的 (1)二、设计内容 (1)三、实验原理图 (1)半加器原理图 (1)1位全加器原理图 (1)4位全加器原理图 (2)8位全加器原理图 (2)锁引脚图 (3)四、设计与说明 (3)五、时序仿真 (4)六、实验步骤 (5)七、设计总结 (8)八、参考文献 (8)8位全加器的设计与实现一、设计目的1、掌握运用MAX+plusII原理图编辑器进行层次电路系统设计的方法。

2、进一步熟悉利用MAX+plusII进行电路系统设计的一般流程。

3、掌握8位全加器原理图输入设计的基本方法及过程。

二、设计内容一个8位全加器可以由8个1位全加器构成，加法器间的进位可以以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相连接。

而一个1位全加器则可由实验一包装元件入库得到。

三、实验原理图半加器原理图：1位全加器原理图：1 /84位全加器原理图：8位全加器原理图：2 / 8锁引脚原理图：四、设计与说明8位全加器可由2个4位的全加器串联组成，因此，先由一个半加器构成一个全加器，再由4个1位全加器构成一个4位全加器并封装成元器件。

加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接最高位的输出即为两数之和。

最后一个Cout输出进位，D8显示。

3 / 8五、时序仿真1、建立波形文件。

为此设计建立一个波形测试文件。

选择File项及其New,再选择右侧New窗中的vector Waveform file项，打开波形编辑窗。

2、输入信号节点。

在波形编辑窗的左方双击鼠标，在出现的窗口中选择Node finder，在弹出的窗口中首先点击List键，这时左窗口将列出该项设计所以利用中间的“=>”键将需要观察的信号选到右栏中。

《计算机组成原理》课程设计大纲课程名称：计算机组成原理课程设计实验学时：1周/人课程编号：学分：1课程总学时：30 实验周学时：2课程总学分：1适用专业及年级：计算机科学与技术二年级课程负责人：大纲主撰人：XXX编写日期：2003年12月一、实验教学目标与基本要求通过该课程设计的学习，利用先进的EDA设计手段，总结计算机组成原理课程的学习内容，学会QuartusII的使用、层次化设计方法、多路开关，逻辑运算部件，移位器设计、微程序控制的运算器设计、微程序控制的存储器设计、简单计算机的设计，从而巩固课堂知识、深化学习内容、完成教学大纲要求，学好计算机科学与技术专业的专业基础课。

每个同学必须将自己做的内容以PPT的方式进行讲解，同时提交一份纸质的实验报告和电子文档。

二、实验课程内容和学时分配业、科研、生产、其他。

三、考核办法1. 同学们在实验前应该认真准备实验，根据实验讲义和课堂上学到的知识写出实验报告，带到实验现场。

2．QuartusII的使用在本次实验中，学会QuartusII软件的使用，然后利用此系统完成：〈１〉一位全加器设计〈２〉并行八位寄存器设计下载到实验箱上，在实验箱上验证。

评分细则：参加实验： 0.2分完成实验报告： 0.2分完成一位全加器设计： 0.3分完成八位并行寄存器设计：0.3分3．层次化设计方法在本次实验中，学会层次化设计方法，利用该方法完成：〈１〉同步二进制计数器〈２〉多位二进制加法器下载到实验箱上，在实验箱上验证评分细则：参加实验： 0.2分完成实验报告： 0.2分完成同步二进制计数器 0.3分完成多位二进制加法器 0.3分4.复杂模型机设计利用TD-CMA平台，设计一套完整的指令系统，并下载到实验平台进行验证。

评分细则：参加实验： 0.3分完成实验报告： 0.3分完成所要求的复杂模型机设计 0.45分正确进行操作并回答问题 0.45分5.微程序控制器设计设计一个微程序控制器，并能在TD－CMA平台上进行验证。

计算机科学与技术学院计算机组成原理实验报告书实验名称八位补码加/减法器的设计与实现班级学号姓名指导教师日期成绩实验1八位补码加/减法器的设计与实现一、实验目的1.掌握算术逻辑运算单元（ALU）的工作原理。

2.熟悉简单运算器的数据传送通路。

3.掌握8位补码加/减法运算器的设计方法。

4.掌握运算器电路的仿真测试方法二、实验任务1．设计一个8位补码加/减法运算器（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。

（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。

（3）测试通过后，封装成一个芯片。

2．设计8位运算器通路电路参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。

3．利用仿真波形，测试数据通路的正确性。

设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。

（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。

（2）给DR1存入55H，检查数据是否存入，请说明检查方法。

（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。

（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。

（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。

（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。

三、实验要求（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。

（2）实验完毕，写出实验报告，容如下：①实验目的。

②实验电路图。

③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。

表中的序号表示各控制信号之间的时序关系。

要求一个控制任务填一表，并可用文字对有关容进行说明。

序号nsw-busnR0-BUSLDR0LDR1LDR2mnalu-busIN7~INBUS7~BUS0 ⑤实验体会与小结。

8位加法器的设计实验⼆ 8位加法器设计⼀、实验⽬的熟悉利⽤Quartus Ⅱ的图形编辑输⼊法设计简单组合电路，掌握层次化设计⽅法，并通过8位全加器的设计，进⼀步熟悉利⽤EDA 软件进⾏数字系统设计的流程。

⼆、实验仪器与器材计算机1台，GW48-PK2S 实验箱1台，Quartus Ⅱ6.0 1套。

三、实验内容1. 基本命题利⽤图形输⼊法设计⼀个⼀位半加器和全加器，再利⽤级联⽅法构成8位加法器。

2. 扩展命题利⽤⽂本输⼊法设计4位并⾏进位加法器，再利⽤层次设计⽅法构成8位加法器。

通过时序仿真，⽐较两种加法器的性能。

四、设计思路加法器是数字系统中的基本逻辑器件。

例如，为了节省逻辑资源，减法器和硬件乘法器都可由加法器来构成。

多位加法器的设计⼗分耗费硬件资源，因此在实际的设计和相关系统的开发中，需要注意资源的利⽤率和进位速度两⽅⾯的问题。

对此，⾸先应选择较适合组合逻辑设计的器件作为最终的⽬标器件，如CPLD ；其次在加法器的逻辑结构设计上，在芯⽚资源的利⽤率和加法器的速度两⽅⾯权衡得失，探寻最佳选择，即选择最佳的并⾏进位最⼩的加法单元的宽度。

显然这种选择与⽬标器件的时延特性有直接关系。

多位加法器的构成有两种⽅式：即并⾏进位和串⾏进位⽅式。

串⾏进位⽅式的加法器是将全加器级联构成的，它有电路简单，但进位速度较慢的特点。

并⾏进位加法器设有产⽣并⾏进位的逻辑电路，加法器的进位仅与输⼊状态有关，与各级加法器的进位⽆关，即第 i 位加法器的进位直接由该位的各输⼊状态决定，其关系式为：i i i i i i C Y X Y X C ?⊕+=+1 （i = 0,1,2,3…）当i = 3时，代⼊上述表达式可得：00112233001122331122332233334C Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X C⊕?⊕?⊕?⊕+?⊕?⊕?⊕+?⊕?⊕+?⊕+= 4位加法器的各位和数表达式如下：0000010000111112111122222322223333343333C Y X Y X C C Y X S C Y X Y X C C Y X S C Y X Y X C C Y X S C Y X Y X C C Y X S⊕+=⊕⊕=?⊕+=⊕⊕=?⊕+=⊕⊕=?⊕+=⊕⊕=⽤门电路实现的4位并⾏加法器电路如图2-1所⽰。

8位加法器课程设计一、课程目标知识目标：1. 学生能理解8位加法器的基本原理，掌握加法器的电路构成及工作过程。

2. 学生能够运用所学的8位加法器知识，完成简单的数字信号加法运算。

3. 学生了解8位加法器在计算机硬件中的应用，理解其在数字系统中的重要性。

技能目标：1. 学生能够独立设计并搭建简单的8位加法器电路。

2. 学生能够运用所学的8位加法器知识，解决实际问题，如进行数字信号加法运算。

3. 学生能够通过实验和操作，掌握8位加法器的调试和优化方法。

情感态度价值观目标：1. 培养学生对电子技术和计算机硬件的兴趣，激发学生探索科学技术的热情。

2. 培养学生的团队合作意识，使学生学会在团队中互相协作，共同解决问题。

3. 培养学生的创新意识，鼓励学生勇于尝试新方法，探索新知识。

课程性质：本课程属于电子技术领域，以实验和实践为主，结合理论知识，培养学生的动手能力和实际操作技能。

学生特点：学生处于初中阶段，对电子技术和计算机硬件有一定的好奇心，具备基本的物理知识和数学运算能力。

教学要求：教师需结合学生的实际情况，注重理论与实践相结合，鼓励学生动手实践，提高学生的实际操作能力。

同时，关注学生的个体差异，给予不同层次的学生适当的指导和帮助，确保课程目标的达成。

通过分解课程目标为具体的学习成果，便于后续的教学设计和评估。

二、教学内容1. 引入8位加法器的概念，讲解加法器的基本原理和电路构成，使学生理解数字加法运算的实现过程。

教学内容关联教材章节：第二章第三节《加法器的设计与应用》2. 详细介绍8位加法器的电路图，分析各部分元件的作用及相互关系，指导学生搭建简单的8位加法器电路。

教学内容关联教材章节：第二章第四节《8位加法器的电路分析与搭建》3. 通过实验和操作，让学生掌握8位加法器的调试和优化方法，提高电路的稳定性和运算速度。

教学内容关联教材章节：第二章第五节《8位加法器的调试与优化》4. 结合实例，讲解8位加法器在计算机硬件中的应用，使学生了解其在数字系统中的重要性。

8位全加器课程设计一、课程目标知识目标：1. 学生能理解8位全加器的基本原理，掌握全加器的电路构成及其功能。

2. 学生能运用所学的数字电路知识，解释8位全加器的工作过程，并分析其特点。

3. 学生能掌握8位全加器在计算机算术运算中的应用。

技能目标：1. 学生能够独立设计并搭建简单的8位全加器电路。

2. 学生能够运用所学知识，解决与8位全加器相关的实际问题，提高问题解决能力。

3. 学生能够通过实验操作，培养观察、分析、总结实验现象的能力。

情感态度价值观目标：1. 学生通过学习8位全加器，培养对电子技术和计算机硬件的兴趣，增强学习动力。

2. 学生在小组合作完成实验过程中，培养团队合作精神和沟通能力，提高合作意识。

3. 学生能够认识到电子技术在实际生活中的应用，增强实践意识，提高创新思维。

课程性质：本课程为电子技术基础课程，以实验和实践为主，注重理论联系实际。

学生特点：学生已具备一定的数字电路基础，具有较强的动手能力和好奇心。

教学要求：结合学生特点，注重启发式教学，引导学生主动探索，提高学生的实践能力和问题解决能力。

将课程目标分解为具体的学习成果，便于教学设计和评估。

二、教学内容本章节教学内容主要包括以下三个方面：1. 8位全加器基本原理：- 数字电路基础知识回顾，重点复习加法器原理。

- 介绍8位全加器的电路结构，包括输入、输出及内部逻辑关系。

- 分析8位全加器的工作原理，理解进位产生和传递的过程。

2. 8位全加器电路设计与搭建：- 依据电路原理，制定实验方案，明确实验步骤。

- 使用集成电路芯片和基础电子元件，指导学生动手搭建8位全加器电路。

- 分析实验过程中可能出现的故障及解决办法。

3. 8位全加器的应用与拓展：- 讲解8位全加器在计算机算术运算中的应用，如加法、减法等。

- 探讨8位全加器的拓展应用，如多位全加器、加减混合运算等。

- 结合实际案例，分析8位全加器在现代电子设备中的应用。

教学内容依据教材相关章节进行组织，注重理论与实践相结合，循序渐进地引导学生掌握8位全加器相关知识。

八位二进制加法计数器设计目录一、设计目的和要求 (1)1.课程设计目的 (1)2.课程设计的基本要求 (1)3.课程设计类型 (1)二、仪器和设备 (1)三、设计过程 (1)1.设计内容和要求 (1)2.设计方法和开发步骤 (2)3.设计思路 (2)4.设计难点 (4)四、设计结果与分析 (4)1.思路问题以及测试结果失败分析 (4)2.程序简要说明 (5)五、心得体会 (11)六、参考文献 (12)一、设计目的和要求1.课程设计目的设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。

2.课程设计的基本要求全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。

课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。

3.课程设计类型EDA课程设计二、仪器和设备PC机、MAX+plusⅡ10.2软件三、设计过程1.设计内容和要求方法一：1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真方法二：1. 原理图输入完成一个四位全加器的设计2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真2.设计方法和开发步骤加法器是数字系统中的基本逻辑器件。

例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。

但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

长安大学电子技术课程设计课题名称______________班级______________姓名______________指导教师日期______________前言8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。

加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。

我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。

那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。

最后输出的就是一个三位十进制数，其范围在000到510之间。

通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。

为实现上述目的，我们需要查阅相关资料。

通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。

同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。

我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。

另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。

我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。

目录摘要、关键字、设计要求 (3)第一章系统概述 (4)1.总体设计思想 (4)2.总体设计方案及选择 (4)3.系统框图 (6)4.工作原理 (6)第二章单元电路设计与分析 (7)1.三位十进制数的加法运算模块 (7)1.1 8421BCD码编码器原理 (7)1.2 8421BCD码加法器原理 (8)1.3三位8421BCD码加法器电路 (9)2.八位二进制加法运算模块 (11)2.1八位二进制的加法电路的实现 (11)2.2九位二进制在数码管的显示 (12)第三章系统综述、总体电路图 (12)1.系统综述 (12)2.总体电路图 (13)2.1三位十进制数相加总电路图 (13)2.2八位二进制数加法总电路图 (14)第四章结束语 (15)收获与体会 (15)元器件明细表 (16)参考文献 (16)8位二进制加法器摘要：加法运算是最重要最基本的运算，所有的其他基本算术运算，减、乘、除、模乘运算最终都能归结为加法运算。

8位加减发器设计前两天刚帮朋位友做了一个数字电路里的8位加减发器，感触颇深啊！一个简单的8位加减发器都做了好久，而且……•简单说一下题目：熟悉计算机的加、减法运算的原理和硬件电路的实现，掌握带符号加减法的溢出方法判断和硬件电路的实现方法。

1、输入数据为原码，其中高1位为符号位，低7位为数据位，运算结果需要转换为原码表示。

2、具有进位信号输入，输出能力，溢出判断能力。

3、通过功能选择控制信号M选择运算功能，M =0，加法运算，M=1,进行减法运算。

4、用数码管显示两个输入数据和运算结果。

用发光二极管显示溢出与否，绿灯表示未溢出，红灯表示溢出。

•要求1、在multisim上进行电路设计及仿真2、输入、输出数码显示正确，另外溢出指示正确3、结果验证，选择四组数据依次验证:结果为正不溢出、结果为负不溢出、结果正溢出和结果负溢出四种情况个人感觉刚读完题有点懵，没听过这位老的讲的课谁能看懂什么意思……每个人看到这个题的第一反应应该是分类，加法有几种情况，减法有几种情况，但是这种情况你就陷入了误区，这时候你应该问一下小伙伴学的课本，大概那个章节，重新学习一下（反正我是栽了跟头以后，要了他们的课本，看了几个例题就知道他们老师想干什么了）：.这是好几天以前写的了，忘了思路了，下面把小伙伴的报告直接贴上摘要采用一款优秀的软件Multisim13作为设计平台,,对任意一个8位二进制并行加/减法运算电路的设计原理及构成方法作了详细的介绍,通过按键输入被减数和减数，并设置+、-号按键;允许减数大于被减数，负号可采用数码管或其他显示器件，并利用LED灯显示计算结果。

提出至少两种设计实现方案，并优选方案进行设计。

利用该软件能实现电子电路的快速设计和仿真,大大缩短了电子电路的设计开发周期。

本文以任意一个8位二进制并行加/减法运算电路的设计为例,详细介绍了基于Multisim13的数字电路加减法运算的设计与仿真。

【关键词】Multisiml3，寄存器，显示器，门元件，数字电路第1章概述1.1 课题分析目前人类社会已逐步实现了高度发达的信息化,各种电子产品不但在性能上不断增强,而且更新换代的频率也越来越快,实现这种进步的主要原因是生产制造技术和电子设计技术的发展，特别是以EDA为核心的电子设计技术得到了飞速发展。

组成原理课外实践报告（第二次）院系：计算机学院专业班：信息安全0902学号：U200915316姓名：丁洪鑫老师：秦磊华时间：2011.5一．题目要求利用EDA 软件分别设计一个先行进位和行波进位的8位加法器，分别对它们进行时序分析，比较先行进位和行波进位在时间上的差别。

二．实践准备1. 了解EDA （基于MAX+plus ）在做这个实践题目之前，并未接触过EDA 技术和实际的EDA 软件。

在查阅了相关书籍后，对EDA 技术有了两方面的初步认识（足以解决本实践问题）：1. VHDL 语言算法（自顶向下）。

这种语言以前并未接触学习过，故在实践开始前做了一些粗浅的自学功课。

总的说来即是避开复杂的逻辑运算与原理图设计，用比较简洁的VHDL 语言直接描述器件的逻辑结构，编译成功后可利用该EDA 软件（本实践中利用的是MAX+plus 工具）进行时序仿真并进行延时分析。

本实践中的先行进位8位加法器即用VHDL 语言来描述实现。

2. 原理图输入设计（自底向上）。

这是传统的电子设计技术，在这里结合VHDL 语言（即先利用VHDL 语言设计一位全加器封装后用于原理图设计）用原理图的传统方法来设计8位行波进位加法器。

2.理论分析1）行波进位加法器行波进位加法器即串行进位加法器。

可以用一位全加器FA 直接相连得到（低FA 的进位输出直接与相邻的高位FA 的进位输出相连），如图C0 A0B0A7 B7 F7F0 C7FA FAFA FA FA FA FA FA图中进位表达式为：C 0=X(未知)C 1=A 0B 0+（A 0+B 0）C 0C 2=A 1B 1+（A 1+B 1）C 1……C 7=A 6B 6+（A 6+B 6）C 6由公式知，高位进位产生依赖于相邻地位的进位输出，由于高位运算需要等待地位的运算，因此串行进位加法器的速度较慢。

2）并行进位加法器由串行进位的进位表达式，得到下式：C 0=0C 1=A 0B 0+（A 0+B 0）C 0=A 0B 0C 2=A 1B 1+（A 1+B 1）C 1=A 1B 1+（A 1+B 1）A 0B 0C 3=A 2B 2+（A 2+B 2)C 2=A 2B 2+（A 2+B 2）A 1B 1+（A 2+B 2）（A 1+B 1）A 0B 0……C 7=A 6B 6+(A 6+B 6)A 5B 5+(A 6+B 6)(A 5+B 5)A 4B 4+(A 6+B 6)(A 5+B 5)(A 4+B 4)A 3B 3+(A 6+B 6)(A 5+A 5)(A 4+B 4)(A 3+B 3)A 2B 2+(A 6+B 6)(A 5+B 5)(A 4+B 4)(A 3+B 3)(A 2+B 2)A 1B 1由公式可以看出，每一个进位的产生都不不互相依赖，只要给出C 0 ，加数和被加数即可算出所有的进位，即可同时计算。