组合逻辑电路的VHDL设计

实验四 用VHDL 设计组合电路教案一、 实验目的1 熟悉使用VHDL 进行简单组合电路的设计；2 熟悉使用VHDL 进行简单层次电路的设计；2 熟悉使用VHDL 文本输入法设计PLD 芯片的流程；二、 实验内容用VHDL 语言完成3—8线译码器设计；三、实验原理二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应的高、低电平信号。

某三位二进制译码器的真值表及示意图如下：三、实验步骤及要求1、请根据以上图原理图，编写一个3—8译码器的VHDL 源程序。

（只考虑三个输入A2A1A0和8个输出y7y6y5y4y3y2y1y0 ,不考虑它的使能控制输入端）。

2、 对DEC3_8.vhd 文件编译后，再进行波形仿真，完成输入信号A 、Y 输入的设置，启动仿真器Simulator ，观察输出波形的情况。

3、 锁定引脚、编译并编程下载。

参选实验电路模式5和附表一，键1、键2、键3为输入信号A0、A1、A2分别锁定在EP1K30/50144-PIN TQFP目标芯片的输入引脚，输出信(b)A A A S AB S CS (a)号y7、y6、y5、y4、y3、y2、y1、y0分别锁定在目标芯片的输出引脚上。

4、硬件实测3—8线译码器的逻辑功能。

按动GW48实验板上的高低电平输入键1、键2、键3，得到不同的A0、A1、A2输入组合；观察输出发光二极管Di的亮灭，检查3—8线译码器的设计结果是否正确。

思考题如果有一个模6计数器采用约翰逊尾变码编码。

其顺序为：000－>001－> 011 －>111 －>110 －>100－>000试设计一个由时钟CLK触发，复位控制端RESET＝0进行复位操作的模6计数器。

实验报告要求：写出实验源程序，画出仿真波形。

分析实验结果，以及它们的硬件测试实验结果写进实验报告。

写出心得体会。

重点内容是分析原理图，写出对应的VHDL代码对思考题注意加入时钟和复位控制信号，注意其相关语法现象。

VHDL 数字逻辑电路设计19例第1章组合逻辑电路8例1. 2-4译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ymq24 ISPORT (EN,A,B:IN STD_LOGIC;YN : OUT STD_LOGIC_vector(3 downto 0 ));END ENTITY ymq24 ;ARCHITECTURE rt1 OF ymq24 ISSIGNAL T:STD_LOGIC_vector(1 downto 0 );BEGINT<=A & B;process(EN,T)beginIF EN='1' THEN YN<="1111";ELSIF T="00" THEN YN<="1110";ELSIF T="01" THEN YN<="1101";ELSIF T="10" THEN YN<="1011";ELSE YN<="0111";END IF;End process;END ARCHITECTURE rt1;2. 3-8译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ymq38 ISPORT (G1,G2N,G3N,A,B,C:IN STD_LOGIC;YN : OUT STD_LOGIC_vector(7 downto 0 )); END ENTITY ymq38 ;ARCHITECTURE rt1 OF ymq38 ISSIGNAL T1,T2:STD_LOGIC_vector(2 downto 0 );BEGINT1<=A & B & C;T2<=G1 & G2N & G3N;process(G1,G2N,G3N,T1,T2)beginIF T2/="100" THEN YN<="11111111";ELSIF T1="000" THEN YN<="11111110";ELSIF T1="001" THEN YN<="11111101";ELSIF T1="010" THEN YN<="11111011";ELSIF T1="011" THEN YN<="11110111";ELSIF T1="100" THEN YN<="11101111";ELSIF T1="101" THEN YN<="11011111";ELSIF T1="110" THEN YN<="10111111";ELSE YN<="01111111";END IF;End process;END ARCHITECTURE rt1;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xzq41 ISPORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(3 DOWNTO 0);a0,a1: IN STD_LOGIC;y: out STD_LOGIC);END ENTITY xzq41;ARCHITECTURE rt1 OF xzq41 ISsignal s: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINS<= a1 & a0;Process(S,D,gn)beginif gn='0' thenCASE (S) ISWHEN "00"=> Y<=d(0);WHEN "01"=> Y<=d(1);WHEN "10"=> Y<=d(2);WHEN "11"=> Y<=d(3);WHEN OTHERS =>NULL;END CASE;else y<='0';end if;End process;END ARCHITECTURE rt1;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xzq81 ISPORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(7 DOWNTO 0);a0,a1,a2: IN STD_LOGIC;y: out STD_LOGIC);END ENTITY xzq81;ARCHITECTURE rt1 OF xzq81 ISsignal s: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINS<= a2 & a1 & a0;Process(S,D,gn)beginif gn='0' thenCASE (S) ISWHEN "000"=> Y<=d(0);WHEN "001"=> Y<=d(1);WHEN "010"=> Y<=d(2);WHEN "011"=> Y<=d(3);WHEN "100"=> Y<=d(4);WHEN "101"=> Y<=d(5);WHEN "110"=> Y<=d(6);WHEN "111"=> Y<=d(7);WHEN OTHERS =>NULL;END CASE;else y<='0';end if;End process;END ARCHITECTURE rt1;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l75 ISPORT (A,B,C:IN STD_LOGIC;d,g : OUT STD_LOGIC);END ENTITY l75 ;ARCHITECTURE rt1 OF l75 ISCOMPONENT ymq38PORT (G1, G2N, G3N, A, B, C: IN STD_LOGIC;YN : OUT STD_LOGIC_vector(7 downto 0 )); END COMPONENT ;signal ynt : STD_LOGIC_vector(7 downto 0 );BEGINU1 :ymq38 PORT MAP ('1','0','0',a,b,c,YNt(7 DOWNTO 0));d<=not(ynt(1) and ynt(2) and ynt(4) and ynt(7));g<=not(ynt(1) and ynt(2) and ynt(3) and ynt(7));END ARCHITECTURE rt1;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l76 ISPORT (A,B,C,D:IN STD_LOGIC;F : OUT STD_LOGIC);END ENTITY l76 ;ARCHITECTURE rt1 OF l76 ISCOMPONENT ymq38PORT (G1,G2N,G3N,A,B,C:IN STD_LOGIC;YN : OUT STD_LOGIC_vector(7 downto 0 ));END COMPONENT ;signal yn1t:STD_LOGIC_vector(7 downto 0 );signal yn2t:STD_LOGIC_vector(7 downto 0 );BEGINU1 :ymq38 PORT MAP ('1',A,'0',B,C,D,YN1t(7 DOWNTO 0));U2 :ymq38 PORT MAP (A,'0','0',B,C,D,YN2t(7 DOWNTO 0));F<=not( yn1t(2) and yn1t(4) and yn1t(6) and yn2t(0) and yn2t(2) and yn2t(4) and yn2t(6)); END ARCHITECTURE rt1;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l78 ISPORT (A,B,C:IN STD_LOGIC;f : OUT STD_LOGIC);END ENTITY l78 ;ARCHITECTURE rt1 OF l78 ISCOMPONENT xzq81PORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(7 DOWNTO 0);a0,a1,a2: IN STD_LOGIC;y: out STD_LOGIC);END COMPONENT ;BEGINU1 :xzq81 PORT MAP ('0',"01101100",c,b,a,f);END ARCHITECTURE rt1;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY l78 ISPORT (A,B,C:IN STD_LOGIC;f : OUT STD_LOGIC);END ENTITY l78 ;ARCHITECTURE rt1 OF l78 ISCOMPONENT xzq41PORT(gn: IN STD_LOGIC;d: IN STD_LOGIC_VECTOR(3 DOWNTO 0);a0,a1: IN STD_LOGIC;y: out STD_LOGIC);END COMPONENT ;signal t:STD_LOGIC;signal dt:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINt<= not c;dt<=t & c & '1' & '0';U1 :xzq41 PORT MAP ('0',dt,b,a,f);【作业】以下所有题目必须用VHDL代码实现。

实验⼀组合逻辑电路的VHDL设计组合逻辑电路的VHDL设计学院及班级：学号：姓名：完成时间：(1)实验⽬的：熟悉QuartusⅡ的VHDL⽂本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

(2)实验内容1：⽤VHDL语⾔设计2选1多路选择器。

提⽰：参考例3-1。

要求：⾸先利⽤QuartusⅡ完成2选1多路选择器的⽂本编辑输⼊和编译、仿真测试等步骤，给出时序仿真波形。

选择⽬标器件EP1C3，建议选实验电路模式5，如附图1所⽰。

⽤键1(PIO0，引脚号为1)控制s；a和b分别接clock0(引脚号为93)和clock2(引脚号为17)；输出信号y接扬声器speaker(引脚号为129)。

通过短路帽选择clock0接256Hz信号，clock2接8Hz信号。

引脚锁定后进⾏编译、下载和硬件测试实验，通过键1控制s，可使扬声器输出不同⾳调。

(3)实验内容2：将此⼆选⼀多路选择器看成是⼀个元件mux21a，利⽤元件例化语句描述图2所⽰电路，并将此⽂件放在同⼀⽬录中。

图2 双2选1多路选择器要求：⾸先利⽤QuartusⅡ完成2选1多路选择器的⽂本编辑输⼊和编译、仿真测试等步骤，给出时序仿真波形。

然后进⾏引脚锁定以及硬件下载测试。

选择⽬标器件EP1C3，建议选实验电路模式5（附图1），⽤键1(PIO0，引脚号为1)控制s0；⽤键2(PIO1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。

通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。

通过选择键1、键2，控制s0、s1，可使扬声器输出不同⾳调。

(4)程序设计程序⽰例1：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;entity mux21a isport(a,b,s:in std_logic;y:out std_logic);end entity mux21a;architecture one of mux21a isbeginPROCESS(s,a,b)BEGINCASE S ISWHEN '0' => y <= a;WHEN '1' => y <= b;WHEN OTHERS =>NULL ;END CASE;END PROCESS;end architecture one;程序⽰例2：library ieee;use ieee.std_logic_1164.all;entity muxk isport(a1,a2,a3,s0,s1:in std_logic;outy: out std_logic);end entity muxk;architecture one of muxk issignal tmp: std_logic;component mux21aport(a,b,s: in std_logic;y:out std_logic);end component;beginu1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);end architecture one;(5)实验过程打开软件，点击新建建⽴⼀个VHDL FILE,将编写好的程序拷进去点击保存根据提⽰新建⼀个以实体名为名的⼯程并选择芯⽚，程序名也与实体名⼀致。

实验二组合逻辑电路的VHDL实现一、实验目的掌握使用VHDL语言进行时序逻辑电路设计的方法。

二、实验设备及器件IBM PC机一台三、实验内容（1）用VHDL 语言设计一个D触发器，对程序进行编译和仿真，并记录仿真波形。

提示：D触发器的符号如右图所示，当时钟信号输入端CLK接收到上升沿信号时，输入端D的信号被传送到输出端Q输出，否则输出端Q维持原来的状态不变。

实验代码：D触发器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END ;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点BEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1'THEN Q1 <= D ;END IF;Q <= Q1 ; --将内部的暂存数据向端口输出END PROCESS ;END bhv;（2）用VHDL语言设计一个十进制加法计数器，对程序进行编译和仿真，并记录仿真波形。

提示：十进制加法计数器的电路如下图所示，在时钟信号的驱动下，计数器进行累加，每次加1，其输出状态由0000变化到1001，加满回零。

当复位输入端reset为低电平时，计数器复位，输出状态回到0000。

十进制加法计数器电路图实验代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jsq10 ISPORT(CLK,RESET:IN STD_LOGIC;Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END jsq10;ARCHITECTURE ONE OF jsq10 ISBEGINPROCESS(CLK,RESET)BEGINIF(RESET='0') THEN Q<="0000";ELSIF(CLK' EVENT AND CLK='1') THENQ<="0000";ELSEQ<=Q+1;END IF;END IF;END PROCESS;END ONE;（3）用VHDL语言设计一个电平锁存器，对程序进行编译和仿真，并记录仿真波形。

vhdl 组合逻辑电路VHDL组合逻辑电路VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统级电路的行为和结构。

VHDL可以用于设计、仿真和验证电子系统。

在数字电路设计中，组合逻辑电路是一种重要的电路类型，本文将重点介绍VHDL中的组合逻辑电路。

一、组合逻辑电路简介组合逻辑电路是由输入端、输出端和逻辑门构成的电路。

它的输出仅取决于当前的输入，而与过去的输入无关。

组合逻辑电路的主要特点是没有存储元件，也就是说输出只与输入有关，不受时间的影响。

二、VHDL语言描述组合逻辑电路1. 实体声明在VHDL中，组合逻辑电路可以通过实体声明来描述。

实体声明包括实体头和实体体两部分。

实体头部分定义了实体名称、输入端口和输出端口，并且可以定义参数和模式等信息。

例如：实体名称：AND2输入端口：A, B输出端口：Y实体体部分定义了实体的行为，使用逻辑表达式来描述输出与输入之间的关系。

例如：实体体部分：Y <= A AND B;2. 架构声明架构声明用于描述实体的具体实现。

在架构声明中，可以使用信号、变量、常数、函数等来描述电路的行为。

例如：架构声明：架构 Behavioral of AND2 is开始信号 temp: bit;开始temp <= A AND B;Y <= temp;结束 Behavioral;三、VHDL组合逻辑电路的应用举例1. 与门（AND）与门是最基本的逻辑门之一，它的输出为输入信号的逻辑与运算结果。

在VHDL中，可以通过以下代码来实现一个2输入与门：实体声明：实体名称：AND2输入端口：A, B输出端口：Y实体体部分：Y <= A AND B;2. 或门（OR）或门是另一种基本的逻辑门，它的输出为输入信号的逻辑或运算结果。

在VHDL中，可以通过以下代码来实现一个2输入或门：实体声明：实体名称：OR2输入端口：A, B输出端口：Y实体体部分：Y <= A OR B;3. 非门（NOT）非门是最简单的逻辑门，它的输出为输入信号的逻辑非运算结果。

实验二 组合逻辑电路的VHDL 设计一、实验目的与要求 1、目的（1）熟悉VHDL 语言的基本结构（2）掌握用VHDL 语言实现组合逻辑功能器件的逻辑功能的一般方法。

2、要求（1）调试程序要记录调试过程中出现的问题及解决办法； （2）给出每个问题的算法或画出流程图；（3）编写程序要规范、正确，上机调试过程和结果要有记录，并注意调试程序集成环境的掌握及应用，不断积累编程及调试经验； （4）做完实验后给出本实验的实验报告。

二、实验设备、环境PII 以上计算机，装有QuartusII 软件 三、方法与步骤（一）教师简单回顾所需知识并演示较一个简单功能的实现过程。

1、 简单回顾组合逻辑电路的特点及常用逻辑功能器件的功能 2、 回顾QuartusII 的VHDL 操作步骤3、 以4选1数据选择器为例，重点演示该组合逻辑单元的VHDL 设计过程。

（1）4选1数据选择器的真值表与电路符号（2）4选1数据选择器的参考VHDL 程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 ISPORT(S ：IN STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D ： IN STD_LOGIC; Y ：OUT STD_LOGIC );地址输入输出S0 S1 0 0 A 0 1 B 1 0 C 11DS[1..0]A B C DYMULTI_4VA B C DS[1..0]YEND mux41;ARCHITECTURE a OF mux41 ISBEGINPROCESS (s,A,B,C,D)BEGINIF (S="00") THENY <= A;ELSIF (S="01") THENY <= B;ELSIF (S="10") THENY <= C;ELSIF (S="11") THENY <= D;END IF;END PROCESS;END a;四、实验过程、内容、数据处理及分析按照设计选题编写简单程序1、可供选择进行设计的组合逻辑电路如下，要求规定课时内至少完成3种逻辑电路的设计。