数字电路模块的VHDL设计
- 格式：ppt
- 大小：419.00 KB
- 文档页数：25
下载文档原格式
合集下载
基于VHDL的数字电路综合设计
基于VHDL的数字电路综合设计一、引言数字电路设计是计算机科学中的一个重要领域，也是电子工程中的核心内容之一。
在数字电路设计中，经常会用到VHDL语言进行功能仿真和硬件实现，本文将介绍基于VHDL的数字电路综合设计。
二、VHDL语言简介VHDL是VHSIC硬件描述语言(Very High Speed Integrated Circuit Hardware Description Language)的缩写，是一种描述数字系统的硬件设计语言。
VHDL支持复杂的设计和测试，并具有高度的可重用性和可扩展性，因此被广泛应用于数字电路设计。
VHDL语言包含结构体、函数、过程、运算符等元素，允许用户在设计过程中进行各种模拟和优化，支持从最基本的逻辑门直到复杂的微处理器设计。
同时，VHDL可以在不同的电脑平台上使用，并且可以与其他软件工具进行无缝集成。
三、数字电路综合设计流程数字电路综合设计是指将高级语言的描述转换为符合硬件描述语言规范的电路图。
数字电路综合设计流程如下：1.设计规范：对电路进行功能分析和描述，包括输入、输出、功能、时序等方面。
2.编写VHDL代码：根据设计规范编写VHDL代码，包括模块实例化、输入输出端口定义、内部信号定义、电路描述等。
3.逻辑综合：将VHDL代码进行逻辑综合，将代码转换为门级电路，通常采用的软件工具是DC综合器。
4.布局布线：将逻辑综合得到的门级电路进行布局布线，得到网表电路。
5.时序分析：对网表电路进行时序分析，保证电路能够在设定的时间内完成给定的操作。
6.物理综合：根据时序分析结果对网表电路进行物理综合，将电路布局在芯片上，并定义技术参数。
7.后仿真：对综合后的电路进行后仿真，验证电路设计是否符合原始设计要求。
四、综合设计工具的选择数字电路综合设计需要使用多种工具，主要涉及到硬件描述语言编写工具、逻辑综合工具、布局布线工具、笔画校验工具和后仿真工具等。
常见的综合设计工具有：1.VHDL编译器和仿真器：VHDL编译器和仿真器是支持VHDL语言的电路设计工具，可以实现VHDL语言的编写和电路仿真功能。
用VHDL设计数字电路
言 ， 目 前 正 在 被 越 来 越 多 的 电 子 技 术 设 计 人 员所 应 用 本 文 介 绍 了 ＶＨＤ 的 特 点 及 用 Ｌ
以 设 计 数 字 电路 的 设 计流 程和 描 述 方 法 。 本 文 结 合 实 例 从 总体 上 介 绍 了利 用 Ｖ ＨＤＬ设 计 硬 件 电路 的 一 般 流 程 。 关 键词 ： ＨＤ Ｖ Ｌ；硬 件描述 语言 概 述
一
（ ）Ｖ Ｈ Ｄ Ｌ 语 言 的 设 计描 述 与 器 四 件 无 关 当 一 个设 计描 述 用 Ｖ Ｈ Ｄ Ｌ 模 拟 器和 ＶＨＤＬ综 合器进 行编译 ， 模拟 和综 合后 ， 可 以 采 用 不 同 的 映 射 工具 映 射 到 不 同 的 工 艺 上 去 。映 射 成 不 同 的 工 艺 ，只 需 要 改 变 相 应 的映射 工具 ， 无需 改变 ＶＨ ＤＬ设 计描 而 述 。 因此 设计 人 员用 ＶＨ ＤＬ 进行硬 件 电路 设 计 时 ，不 需 要 首 先 考 虑 编 程 器 件 的具 体 工 艺 和 结 构 ，而 可 以 将 主 要 精 力 集 中 在设 计 的 优 化上 。 当 硬 件 电路 设 计 完 成 以 后 ， Ｖ Ｈ 语 言允 许采 用多种 不同 的器件 结构 ＤＬ 来实现 。 （ ）Ｖ Ｈ Ｄ Ｌ 语 言 程 序 易 于共 享 和 五 复 用 ＶＨＤＬ采 用基于库（ ｉ ｒ ｒ ） Ｌ ｂ ａ ｙ 的设 计方 法 。 在设 计 过 程 中 ，可 以 建 立 各 种 可 再 次 利 用 的模 块 ，一 个大 规 模 的 硬 件 电路 设 计 往往 不 可 能 从 门 级 电路 开 始 一 步 步地 进行 设计 ，而 是一 些模 块 的 累加 。这 些 模 块 可 以是 一 些 标 准 库 ，也 可 以 是 预 先 设 计 或 以 前 设计 的 模块 ， 将这 些 模块 存于 库 中 ， 可 就 以 在 以 后 的 设 计 中 反复 使 用 。 这 种设 计方 法 可 以 大 大 的 减 少设 计 工作 量 ，降 低 设计 周期 。 三 ．ＶＨＤＬ的设 计流程 个 完 整 的 设 计 流程 是 设 计 思 想 逐 步 细 化 ．逐 步 排 除 错 误 的 过程 。 一 般的 电子 系 统 设 计 可分 为前 端 和 后 端 两 部 分 ，前 端 是 系 统 的 逻辑 设 计 和 仿 真 ，得 到 的是 门级 电 路 的原 理 图或 网表 ，后 端 设 计 如 印 刷 电 路板 的 布局 布 线 ，集 成 电路 的版 图设计 等 ， 得 出 的是 最 终 的物 理设 计 。设 计 工 作 首 先 是 用 ＶＨＤＬ描述设计概 念 ， 利用 ＶＨＤＬ仿 真 与 调试 工 具分 析 设 计概 念 的 “ 为 ” 行 ，检 查 是 否满 足 初 始要 求 。这 一 部 分 的 情 形 与 普通 编程语言 如 ＰＡＳＣＡＬ．Ｃ语言的编译 ． 运 行 ．调 试 是 类似 的 。这 时 的 仿 真 速 度要 大 大 快 于 门级 仿 真 的 速 度 。 高 层 设 计 的验 证 ．纠 错 ，有 利 于 早 期 发 现 设 计 方 案 中 的 错误 。设 计概 念验证 后 ， ＶＨ Ｄ Ｌ设 计输 把 入 ＶＨＤＬ 综合工具 ， ＶＨＤＬ综合 工具 利 用 集 成 电路 厂 商 或 电子 自动 化厂 商提 供 的 被
以 设 计 数 字 电路 的 设 计流 程和 描 述 方 法 。 本 文 结 合 实 例 从 总体 上 介 绍 了利 用 Ｖ ＨＤＬ设 计 硬 件 电路 的 一 般 流 程 。 关 键词 ： ＨＤ Ｖ Ｌ；硬 件描述 语言 概 述
一
（ ）Ｖ Ｈ Ｄ Ｌ 语 言 的 设 计描 述 与 器 四 件 无 关 当 一 个设 计描 述 用 Ｖ Ｈ Ｄ Ｌ 模 拟 器和 ＶＨＤＬ综 合器进 行编译 ， 模拟 和综 合后 ， 可 以 采 用 不 同 的 映 射 工具 映 射 到 不 同 的 工 艺 上 去 。映 射 成 不 同 的 工 艺 ，只 需 要 改 变 相 应 的映射 工具 ， 无需 改变 ＶＨ ＤＬ设 计描 而 述 。 因此 设计 人 员用 ＶＨ ＤＬ 进行硬 件 电路 设 计 时 ，不 需 要 首 先 考 虑 编 程 器 件 的具 体 工 艺 和 结 构 ，而 可 以 将 主 要 精 力 集 中 在设 计 的 优 化上 。 当 硬 件 电路 设 计 完 成 以 后 ， Ｖ Ｈ 语 言允 许采 用多种 不同 的器件 结构 ＤＬ 来实现 。 （ ）Ｖ Ｈ Ｄ Ｌ 语 言 程 序 易 于共 享 和 五 复 用 ＶＨＤＬ采 用基于库（ ｉ ｒ ｒ ） Ｌ ｂ ａ ｙ 的设 计方 法 。 在设 计 过 程 中 ，可 以 建 立 各 种 可 再 次 利 用 的模 块 ，一 个大 规 模 的 硬 件 电路 设 计 往往 不 可 能 从 门 级 电路 开 始 一 步 步地 进行 设计 ，而 是一 些模 块 的 累加 。这 些 模 块 可 以是 一 些 标 准 库 ，也 可 以 是 预 先 设 计 或 以 前 设计 的 模块 ， 将这 些 模块 存于 库 中 ， 可 就 以 在 以 后 的 设 计 中 反复 使 用 。 这 种设 计方 法 可 以 大 大 的 减 少设 计 工作 量 ，降 低 设计 周期 。 三 ．ＶＨＤＬ的设 计流程 个 完 整 的 设 计 流程 是 设 计 思 想 逐 步 细 化 ．逐 步 排 除 错 误 的 过程 。 一 般的 电子 系 统 设 计 可分 为前 端 和 后 端 两 部 分 ，前 端 是 系 统 的 逻辑 设 计 和 仿 真 ，得 到 的是 门级 电 路 的原 理 图或 网表 ，后 端 设 计 如 印 刷 电 路板 的 布局 布 线 ，集 成 电路 的版 图设计 等 ， 得 出 的是 最 终 的物 理设 计 。设 计 工 作 首 先 是 用 ＶＨＤＬ描述设计概 念 ， 利用 ＶＨＤＬ仿 真 与 调试 工 具分 析 设 计概 念 的 “ 为 ” 行 ，检 查 是 否满 足 初 始要 求 。这 一 部 分 的 情 形 与 普通 编程语言 如 ＰＡＳＣＡＬ．Ｃ语言的编译 ． 运 行 ．调 试 是 类似 的 。这 时 的 仿 真 速 度要 大 大 快 于 门级 仿 真 的 速 度 。 高 层 设 计 的验 证 ．纠 错 ，有 利 于 早 期 发 现 设 计 方 案 中 的 错误 。设 计概 念验证 后 ， ＶＨ Ｄ Ｌ设 计输 把 入 ＶＨＤＬ 综合工具 ， ＶＨＤＬ综合 工具 利 用 集 成 电路 厂 商 或 电子 自动 化厂 商提 供 的 被
vhdl设计实验报告
vhdl设计实验报告VHDL设计实验报告引言VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和验证。
本实验旨在通过设计一个简单的电路来熟悉VHDL语言的基本语法和设计流程。
一、实验背景数字电路是现代电子系统的基础，而VHDL则是描述和设计数字电路的重要工具。
VHDL可以帮助工程师们以一种形式化的语言来描述电路的功能和结构，从而实现电路的模拟和验证。
二、实验目的本实验的目的是通过使用VHDL语言设计一个简单的电路，加深对VHDL语言的理解，并掌握基本的电路设计流程。
三、实验步骤1. 确定电路功能在设计电路之前，首先需要明确电路的功能。
本实验中，我们选择设计一个4位加法器电路。
2. 设计电路结构根据电路功能的要求，设计电路的结构。
在本实验中，我们需要设计一个4位加法器，因此需要使用4个输入端口和一个输出端口。
3. 编写VHDL代码使用VHDL语言编写电路的描述代码。
在代码中，需要定义输入和输出端口的类型和位宽，并实现电路的功能。
4. 进行仿真使用仿真工具对设计的电路进行仿真，以验证电路的功能是否符合预期。
通过输入不同的测试数据，观察输出是否正确。
5. 下载到FPGA开发板将设计好的电路代码下载到FPGA开发板上进行验证。
通过连接输入信号和观察输出信号，验证电路在实际硬件上的运行情况。
四、实验结果与分析经过仿真和实际验证，我们设计的4位加法器电路在功能上符合预期。
输入不同的数据进行加法运算时，输出结果都正确。
五、实验总结通过本次实验，我们深入了解了VHDL语言的基本语法和设计流程。
通过设计一个简单的电路，我们掌握了VHDL的应用方法，并通过仿真和实际验证，加深了对电路设计的理解。
六、实验心得本实验让我对VHDL语言有了更深入的认识。
通过实际操作，我更加熟悉了VHDL的编写和仿真流程。
VHDL与数字电路设计实验报告
VHDL与数字电路设计实验报告引言本实验旨在通过使用VHDL编程语言和数字电路设计技术，实现特定功能的电路设计。
本文档将对实验的步骤、设计原理和结果进行详细描述。
实验步骤1. 步骤一：熟悉VHDL编程语言在实验开始之前，团队成员对VHDL编程语言进行了研究和熟悉。
我们了解了VHDL的基本语法、数据类型和结构，并获得了对VHDL设计原理的初步理解。
2. 步骤二：设计功能电路在本实验中，我们选择了一个特定的功能电路进行设计。
我们首先进行了功能需求分析，并根据需求确定了电路的输入输出信号以及主要的逻辑运算。
然后，我们使用VHDL编程语言将电路的逻辑运算实现为代码，并进行了仿真和测试。
3. 步骤三：电路仿真和验证为了验证我们设计的电路功能的正确性，我们使用了VHDL仿真工具进行了电路的仿真和验证。
我们根据输入信号的不同组合，观察输出信号的变化，并与我们预期的结果进行比较。
通过这一步骤，我们确认了我们设计的电路能够按照预期工作。
4. 步骤四：电路实现和测试在确认电路的设计和仿真结果无误之后，我们进一步将电路实现到实际的数字电路平台上，并进行了硬件测试。
我们使用实际的输入信号来测试电路的性能和稳定性，并对输出信号进行观察和分析。
通过这一步骤，我们验证了电路在实际环境中的可行性。
设计原理我们设计的电路基于特定的功能需求，采用了经典的数字电路设计原理。
通过使用VHDL编程语言，我们将电路的逻辑运算实现为逻辑门和触发器的组合。
通过将输入信号连接到适当的逻辑门和触发器，我们实现了所需的功能。
结果与分析经过实验步骤的完成，我们成功地设计和实现了一个具有特定功能的数字电路。
在仿真测试和实际测试中，电路都表现出了良好的性能和稳定性。
根据结果的分析，我们验证了电路的设计原理和逻辑的正确性。
结论本实验通过使用VHDL编程语言和数字电路设计技术，成功地实现了一个具有特定功能的电路设计。
我们的实验结果表明，VHDL和数字电路设计技术在电路设计领域具有重要的应用价值。
VHDL语言实现数字电路设计
VHDL语言实现数字电路设计数字电路是由逻辑门、寄存器以及其他数字组件组成的电子系统，用于处理和传输数字信号。
VHDL（Very High-Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。
通过使用VHDL语言，我们可以实现数字电路的设计，从而满足各种需求。
VHDL语言提供了一种结构化的设计方法，允许设计者描述硬件电路的结构、功能以及时序行为。
以下是一些常见的数字电路设计任务，以及如何使用VHDL语言来实现它们。
1. 门电路设计门电路是最简单的数字电路之一，由逻辑门组成。
使用VHDL语言，我们可以通过描述逻辑门的输入和输出来实现门电路的设计。
例如，我们可以使用VHDL语言描述一个与门：```vhdlentity AND_gate isport (A, B : in bit;Y : out bit);end entity AND_gate;architecture dataflow of AND_gate isbeginY <= A and B;end architecture dataflow;```在这个例子中，我们定义了一个输入端口A和B，以及一个输出端口Y。
在architecture部分，我们使用VHDL语言描述了Y的逻辑值为A和B的逻辑与。
2. 时序逻辑电路设计时序逻辑电路是根据时钟信号进行操作和状态转换的电路。
使用VHDL语言，我们可以描述时序逻辑电路的行为和状态变化。
例如，我们可以使用VHDL语言描述一个触发器：```vhdlentity D_flip_flop isport (D, CLK : in bit;Q : out bit);end entity D_flip_flop;architecture behavior of D_flip_flop issignal Q_temp : bit;beginprocess(CLK)beginif CLK'event and CLK = '1' thenQ_temp <= D;end if;end process;Q <= Q_temp;end architecture behavior;```在这个例子中，我们定义了一个输入端口D和CLK，以及一个输出端口Q。
VHDL进行数字系统设计的优点—38~40
一３９—
东北大学硕士学位论文
第四章ＥＤＡ技术和可编程逻辑器件
质的器件产品。此外，由于工艺技术的进步，需要采用更先进的工艺时，仍可以采用原
来的ＶＩ－ＩＤＬ代码。
所以本文采用ＶＨＤＬ语言实现此数字系统的设计。
一４０一
便于保存，可继承性好，阅读方便。
（５）ＶＨＤＬ语言可以与工艺无关编程
在用ＶＨＤＬ语言设计系统硬件时，没有嵌入与工艺有关的信息，其综合生成的是一
种标准的电子设计互换格式文件，它独立于采用的实现工艺。有关工艺参数的描述叫。通 过ＶＨＤＬ语言提供的属性包括进去，然后利用／ｆｉ同Ｊ家的布局布线工具，使设计映射成 不同工艺，在不同的芯片上实现。这使得工程师在功能设计、编辑、验证阶段，可以不 必过多地考虑工艺实现的具体细节。 （６）方便ＡＳＩＣ移植 ＶＨＤＬ语言的效率之一，就是如果你的设计是被综合到一个ＦＰＧＡ或ＣＰＬＤ的话， 则可以使你设计的产品以最快的速度上市。当产品的产量达到相当的数量时，采用 ＶＨＤＬ进行的设计很容易转换成专用集成电路来实现，仅仅需要更换不同的库重新进行 综合就可以．由于ＶＩ＇Ｋ）Ｌ是一个成熟的硬件描述语言，可以确保ＡＳＩＣ厂商交付优良品
东北大学硕士擘位论文
第四幸ＥＤＡ技术和可缟程逻辑器件
仿真全部通过为止。有效利用仿真工具及仿真手段可以极大地缩短系统的调试时间［３０１。 ４．４
ＶＨＤＬ语言及数字系统设计方法
可编程逻辑器件和ＥＤＡ技术给今天的硬件系统设计者提供了强有力的工具，使得
数字系统的设计方法发生了质的变化，基于硬件描述语言的设计方法正在成为数字系统 设计的主流。同时，数字系统的设计方法也由过去的那种由集成电路厂家提供通用芯片， 整机系统用户采用这些芯片组成电子系统的“Ｂｏｔｔｏｍ－ｕｐ”（自底向上）设计方法改变为 一种新的“Ｔｏｐ－ｄｏｗｎ”（自顶向下）设计方法【３ｌｌ。
东北大学硕士学位论文
第四章ＥＤＡ技术和可编程逻辑器件
质的器件产品。此外，由于工艺技术的进步，需要采用更先进的工艺时，仍可以采用原
来的ＶＩ－ＩＤＬ代码。
所以本文采用ＶＨＤＬ语言实现此数字系统的设计。
一４０一
便于保存，可继承性好，阅读方便。
（５）ＶＨＤＬ语言可以与工艺无关编程
在用ＶＨＤＬ语言设计系统硬件时，没有嵌入与工艺有关的信息，其综合生成的是一
种标准的电子设计互换格式文件，它独立于采用的实现工艺。有关工艺参数的描述叫。通 过ＶＨＤＬ语言提供的属性包括进去，然后利用／ｆｉ同Ｊ家的布局布线工具，使设计映射成 不同工艺，在不同的芯片上实现。这使得工程师在功能设计、编辑、验证阶段，可以不 必过多地考虑工艺实现的具体细节。 （６）方便ＡＳＩＣ移植 ＶＨＤＬ语言的效率之一，就是如果你的设计是被综合到一个ＦＰＧＡ或ＣＰＬＤ的话， 则可以使你设计的产品以最快的速度上市。当产品的产量达到相当的数量时，采用 ＶＨＤＬ进行的设计很容易转换成专用集成电路来实现，仅仅需要更换不同的库重新进行 综合就可以．由于ＶＩ＇Ｋ）Ｌ是一个成熟的硬件描述语言，可以确保ＡＳＩＣ厂商交付优良品
东北大学硕士擘位论文
第四幸ＥＤＡ技术和可缟程逻辑器件
仿真全部通过为止。有效利用仿真工具及仿真手段可以极大地缩短系统的调试时间［３０１。 ４．４
ＶＨＤＬ语言及数字系统设计方法
可编程逻辑器件和ＥＤＡ技术给今天的硬件系统设计者提供了强有力的工具，使得
数字系统的设计方法发生了质的变化，基于硬件描述语言的设计方法正在成为数字系统 设计的主流。同时，数字系统的设计方法也由过去的那种由集成电路厂家提供通用芯片， 整机系统用户采用这些芯片组成电子系统的“Ｂｏｔｔｏｍ－ｕｐ”（自底向上）设计方法改变为 一种新的“Ｔｏｐ－ｄｏｗｎ”（自顶向下）设计方法【３ｌｌ。
vhdl编程的基本步骤
vhdl编程的基本步骤VHDL是一种硬件描述语言，可以用于描述数字系统的设计和行为。
用VHDL 编程可以帮助开发人员更好地理解数字电路的工作原理和行为，从而实现更高效和更可靠的设计。
以下是VHDL编程的基本步骤：1. 规划设计在开始VHDL编程之前，应该先确定设计的目标、所需功能和限制。
这需要考虑到系统的需求、硬件资源和性能要求。
在规划设计时，需要对整个系统进行初步的架构设计，确定输入、输出和中间信号的类型和操作。
2. 定义实体VHDL编程的第一步是定义实体（Entity）和端口（Port）。
实体是在VHDL中描述数字电路的主要部分，一般包括输入、输出和中间信号。
通过端口定义，可以定义每个信号的类型、方向和名称等信息。
在定义实体时，还需要添加注释，以帮助其他编程人员理解代码逻辑。
3. 编写结构体在定义完实体之后，可以开始编写结构体（Architecture）。
结构体描述了实体所需的内部信号和变量，以及信号之间的连接方式。
可以使用多种逻辑门和运算符来实现不同的操作。
它们可以在结构体中通过实体中定义的输入和中间信号进行操作，并将结果写入输出端口。
4. 仿真验证一旦编写好VHDL代码，就可以使用数字电路仿真工具来验证代码的正确性。
数字电路仿真工具可以使用给定的信号用数学模型来计算数字电路的输出，并通过应用测试输出和预期输出的比较来验证。
如果代码不正确，可以通过调整代码来修复错误。
5. 合成设计一旦编写好代码并对其进行验证，就可以通过数字电路合成工具将代码转换为芯片可读的硬件描述语言。
合成是将所需的硬件功能映射到芯片的布局中，以实现物理层面的元件和连接。
合成时应选择合适的芯片大小、时钟速度和其他性能参数，以满足硬件资源限制和性能要求。
6. 下载到硬件最后，开发人员将设计的硬件模块下载到实际的硬件平台上，例如FPGA或ASIC。
此时，应该进行严格的测试和验证，以确保设计符合预期的性能和功能。
如果存在问题，则可能需要通过更改VHDL代码或重新合成来修复问题，并重新验证和测试。
VHDL数字电路设计教程第3讲 数据类型
10
7）自然数（natural）和正整数（positive）
natural是integer的子类型，表示非负整数。 positive是integer的子类型，表示正整数。
定义如下：
subtype natural is integer range 0 to integer’high; subtype positive is integer range 1 to integer’high;
bit_vector(0 to 15)；
SUBTYPE语句格式：
subtype 子类型名 is 基本数据类型 约束范围； 例： subtype digits is integer range 0 to 9;
由subtype 语句定义的数据类型称为子类型。
22
3.4 数组（ARRAY）
数组是将相同数据类型的数据集合在一起形成 的一种新的数据类型。可以是1D、2D或1D*1D,更高 维数的数组往往是不可综合（即综合库中没有直接 可以调用的器件）的。 数组的结构：
20
3.3 子类型
子类型是已定义的类型或子类型的一个子集。 格式： subtype 子类型名 is 数据类型名[范围]； 例： bit_vector 类型定义如下：
type bit_vector is array (natural range <>) of bit；
如设计中只用16bit；可定义子类型如下： subtype my_vector is 注：子类型与基（父）类型具有相同的操作符和子 程序。可以直接进行赋值操作。 21
9
6）整数（integer）
integer 表示所有正的和负的整数。硬件实现时， 利用32位的位矢量来表示。可实现的整数范围为： -（231-1） to (231-1)
7）自然数（natural）和正整数（positive）
natural是integer的子类型，表示非负整数。 positive是integer的子类型，表示正整数。
定义如下：
subtype natural is integer range 0 to integer’high; subtype positive is integer range 1 to integer’high;
bit_vector(0 to 15)；
SUBTYPE语句格式：
subtype 子类型名 is 基本数据类型 约束范围； 例： subtype digits is integer range 0 to 9;
由subtype 语句定义的数据类型称为子类型。
22
3.4 数组（ARRAY）
数组是将相同数据类型的数据集合在一起形成 的一种新的数据类型。可以是1D、2D或1D*1D,更高 维数的数组往往是不可综合（即综合库中没有直接 可以调用的器件）的。 数组的结构：
20
3.3 子类型
子类型是已定义的类型或子类型的一个子集。 格式： subtype 子类型名 is 数据类型名[范围]； 例： bit_vector 类型定义如下：
type bit_vector is array (natural range <>) of bit；
如设计中只用16bit；可定义子类型如下： subtype my_vector is 注：子类型与基（父）类型具有相同的操作符和子 程序。可以直接进行赋值操作。 21
9
6）整数（integer）
integer 表示所有正的和负的整数。硬件实现时， 利用32位的位矢量来表示。可实现的整数范围为： -（231-1） to (231-1)
数字电路设计实验vhdl语言实验报告
实验一秒表计数器的设计实验目的:本实验通过设计四种频率可选的数字时钟系统, 以达到熟悉VHDL 语言编程语法、设计思路和熟练掌握Quartus II 开发软件的目的。
二、实验内容:该数字时钟的显示格式如下所示: HH: MM: SS, 其中HH表示时计数的两位, MM表示分计数的两位, SS表示秒计数的两位。
本系统输入信号分别为复位信号rst(高有效)、sel(两位信号, 分别可以选择2分频、4分频8分频和16分频)、clk_in(时钟信号)、8位时输出、8位分输出、8位秒输出(其中高4为表示对应的高半字节、低4位表示的低半字节, 譬如当时间为08:59:30时, 时输出为”0000_1000”,分输出为”0101_1001”,秒输出为”0011_0000”)。
该时钟系统可以通过Sel信号时钟运行的快慢。
三、实验流程:通过对实验内容的分析: 可以考虑时钟系统的可由三部分组成: 1.分频器:分频器为时序电路并且通过《数字电路》理论课程的学习可知由计数器来实现, 同学可以回想一下实验1中是如何实现计数器电路的设计）, 该模块主要产生2.4.8、16分频的时钟信号；2.多路选择器:在VHDL中多路选择器为组合逻辑, 可以有多种实现方法, 在这里主要选用了case语句来实现。
该模块的作用是从分频器中根据Sel信号选择适当的时钟信号；3.时钟控制器:该模块比较复杂, 主要实现功能是实现一个24小时的计时。
当时间为00:00:59的时候下一个时钟到来时状态的跳变为00:01:00, 计时中多数计数为加1操作, 有几个特殊状态需要重点考虑：当时间产生分进数时, 譬如上例。
当时间产生时进数时, 譬如00:01:59时刻的下一个状态为00:02:00;当时间产生时进数时, 譬如00:59:59是个的下一个状态为01:00：00。
当时间产生天进数时, 譬如23:59:59的下一个状态为00:00:00。
四、仿真要求:1、本次试验的结果全部采用功能仿真分析:在结果图中能够看到让复位信号rst为有效的情况下, 所有的输出为00:00:00；2.当频率选择输出分别为”00”、”01”、”10”、”11”时秒为的进数分别包含2.4.8、16倍clk_in的时钟周期；3.可以看到完整的计时周期00:00:00->23:59:59->00:00:00。
数字电路的VHDL语言设计方法
关 键 词 ： 字 电 路 ； 件 描述 语 言 ； 计 方 法 数 硬 设
中 图分 类 号 ： Ｎ ７ ． ３ Ｔ ９ ２ ４ 文 献 标 识 码 ： Ａ
Ｄｅ ｉ ｎ Ｍ ｅ ｈｏ ｆ Ｄｉ ｉａ ｒ ｕ ｔ Ｂａ ｅ ｎ ＶＨ ＤＬ ｎｇ ａ ｅ ｓｇ ｔ ｄ ｏ ｇ ｔ ｌＣｉ ｃ ｉ ｓ ｄ ｏ Ｌａ ｕ ｇ
收 稿 日期 ：０ ６ １ ３ ２ ０ 一Ｏ —１
ａ ｌ ｚ ｄ．ＴｈｅＶＨＤＬ ｅ ｉ ｎ ｗａ ｔｆ ｒ ｒ ｎ ｏ ｄ ｒｔ ｅｏｌｅ ｔ ｓ ｕ ｎａｙ ｅ ｄ ｓｇ ｓｐｕ ｏ ｗａ ｄ ｉ ｒ ｅ ｏ ｒ ｓ ｖ ｈｅｉｓ ｅ．Ａｃ ｏ ｄｉ ｇ ｔ ａ ｄ ｒ ｅ ｉ ｎ ｃ ｒ ｎ ｏ ｈ ｒ ｗａ ｅ ｄ ｓｇ
提 出 了采 用 “ 自上 而 下 ” ＶＨ Ｌ 电路 设 计 方 法 ， 照 硬 件 设 计 的 三 个层 面 ， 行 为 级 描 述 、 存 器 传 输 级 描 述 和 逻 辑 的 Ｄ 按 对 寄
综 合 进 行 了 说 明 并 给 出 了 电路 设 计流 程 ， 过 Ｓ Ｉ 计 实 例 对 该 设 计 方 法 做 了进 一步 的 诠 释 和 具 体 分 析 ， 数 字 电路 通 Ｃ设 为 的 Ｖ Ｌ语 言 设 计 提 供 了 可借 鉴 的 思路 和 方 法 ． ＨＤ
Ｆ ＡＮＧ ｎ ，Ｓ ｎ —ｈ ｎ Ｊａ 。 ＨＩＹｏ ｇ ｓ ａ ｉ
（ ． ｏｔｅｓ Ｒ ｓ ｒｈＩｓ ｔｔ ｏ ｌ ｔ ｎｃＴ ｃｎｌ ｙ Ｊｎ ｈ ｕ１ １ ０ ； １ Ｎ ｒｈａｔ ｅ ａｃ ｎｔ ｕｅ ｆＥｅ ｒ ｉ ｅ ｏｏ ， ｉＺ ｏ ２ ０ ０ ｅ ｉ ｃｏ ｈ ｇ
Ｋｅ ｒ ｓ ｄｇ ｔｌｃｒ ｕ ｔ ｙ ｗｏ ｄ ： ｉ ｉ ｉｃ ｉ ；ＶＨＤＬ；ｄ ｓ ｎ ｍ ｅ ｈ ｄ ａ ｅｉ ｔｏ ｇ
中 图分 类 号 ： Ｎ ７ ． ３ Ｔ ９ ２ ４ 文 献 标 识 码 ： Ａ
Ｄｅ ｉ ｎ Ｍ ｅ ｈｏ ｆ Ｄｉ ｉａ ｒ ｕ ｔ Ｂａ ｅ ｎ ＶＨ ＤＬ ｎｇ ａ ｅ ｓｇ ｔ ｄ ｏ ｇ ｔ ｌＣｉ ｃ ｉ ｓ ｄ ｏ Ｌａ ｕ ｇ
收 稿 日期 ：０ ６ １ ３ ２ ０ 一Ｏ —１
ａ ｌ ｚ ｄ．ＴｈｅＶＨＤＬ ｅ ｉ ｎ ｗａ ｔｆ ｒ ｒ ｎ ｏ ｄ ｒｔ ｅｏｌｅ ｔ ｓ ｕ ｎａｙ ｅ ｄ ｓｇ ｓｐｕ ｏ ｗａ ｄ ｉ ｒ ｅ ｏ ｒ ｓ ｖ ｈｅｉｓ ｅ．Ａｃ ｏ ｄｉ ｇ ｔ ａ ｄ ｒ ｅ ｉ ｎ ｃ ｒ ｎ ｏ ｈ ｒ ｗａ ｅ ｄ ｓｇ
提 出 了采 用 “ 自上 而 下 ” ＶＨ Ｌ 电路 设 计 方 法 ， 照 硬 件 设 计 的 三 个层 面 ， 行 为 级 描 述 、 存 器 传 输 级 描 述 和 逻 辑 的 Ｄ 按 对 寄
综 合 进 行 了 说 明 并 给 出 了 电路 设 计流 程 ， 过 Ｓ Ｉ 计 实 例 对 该 设 计 方 法 做 了进 一步 的 诠 释 和 具 体 分 析 ， 数 字 电路 通 Ｃ设 为 的 Ｖ Ｌ语 言 设 计 提 供 了 可借 鉴 的 思路 和 方 法 ． ＨＤ
Ｆ ＡＮＧ ｎ ，Ｓ ｎ —ｈ ｎ Ｊａ 。 ＨＩＹｏ ｇ ｓ ａ ｉ
（ ． ｏｔｅｓ Ｒ ｓ ｒｈＩｓ ｔｔ ｏ ｌ ｔ ｎｃＴ ｃｎｌ ｙ Ｊｎ ｈ ｕ１ １ ０ ； １ Ｎ ｒｈａｔ ｅ ａｃ ｎｔ ｕｅ ｆＥｅ ｒ ｉ ｅ ｏｏ ， ｉＺ ｏ ２ ０ ０ ｅ ｉ ｃｏ ｈ ｇ
Ｋｅ ｒ ｓ ｄｇ ｔｌｃｒ ｕ ｔ ｙ ｗｏ ｄ ： ｉ ｉ ｉｃ ｉ ；ＶＨＤＬ；ｄ ｓ ｎ ｍ ｅ ｈ ｄ ａ ｅｉ ｔｏ ｇ
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数据传输控制单元的设计
三态总线控制；
多路数据选择控制；
多路数据分配控制；
数据传输控制单元：三态控制
单元器件的三态输出描述： 引入中间信号，采用条件赋值语句；
例： 4输入与非门
y <= not (a0 and a1 and a2 and a3)；
改为：
y1 <= not (a0 and a1 and a2 and a3)；
数据检测单元：奇偶校验器
奇偶校验电路是实现数据错误检验的一种基本
电路，其方式是检测在输入数据中‘1’的个数
是奇数还是偶数；通常采用异或门的结构实现。
数据检测单元：奇偶校验器
architecture rtl of kparity9 is signal y1,y2,y3,y: std_logic; begin y1<= i(1) xor i(2) xor i(3) ; y2<= i(4) xor i(5) xor i(6) ; y3<= i(7) xor i(8) xor i(9) ; y<= y1 xor y2 xor y3 ; odd<= y ; even<= not y; end rtl;
y<=y1 when en='1' else 'Z';
数据传输控制单元：三态控制
单向总线控制
数据传输控制单元：三态控制
单向总线控制 74x541 p.272 图5-57
architecture d of k74541 is
signal en:std_logic;
begin
en<=not (g1 or g2);
architecture d of bcdseg7 is begin y<="1111110" when data="0000" else "0110000" when data="0001" else "1101101" when data="0010" else "1111001" when data="0011" else "0110011" when data="0100" else "1011011" when data="0101" else "0011111" when data="0110" else "1110000" when data="0111" else "1111111" when data="1000" else "1110011" when data="1001" else “0000000” ; end d;
作业题
5.57 对图X5.57的电路（可控2-4译码器）进
行行为设计（采用进程和case语句）；
5.59
数据选择器74153的功能表如表5-36所
示，写出该电路的数据流设计；
要求写出完整的电路模块程序，包含实体、结
构体和必要的资源说明，并通过仿真波形，表
达电路的功能。Biblioteka 数字电路模块的VHDL设计
组合模块的设计 时序模块的设计 存储模块的设计
组合模块的VHDL设计 基本逻辑单元电路
数据传输控制电路
数据编码转换电路 数据运算电路
基本逻辑单元的设计
基本门电路表达简单逻辑关系，采用简单 的赋值语句就能方便地实现；没有必要采 用更复杂的结构。例如：
反相器 y <= not a;
数据传输控制单元：三态控制
注意：双向总线在功能仿真时的输入设置 a和b的输入不要同时存在；
设置a的输入时，则b为输出，应将b的输入设置
为高阻；反过来也是同样；
转换传输方向时，应该以双向阻塞作为间隔，
避免出现冲突。
数据传输控制单元： MUX
数据传输控制单元： MUX
MUX是电路中控制数据流动最为常用的手段；
4输入与非门 y <= not (a0 and a1 and a2 and a3); 与或非 y <= not((a1 and a2) or( a3 and a4));
基本逻辑单元的设计
为了表达门电路的延迟时间，可以利用
after语句表达延迟时间；对基本门电路延
迟时间的设计能够较真实地模拟电路信号
根据控制量的数值由多路数据中选择一路输出；
采用选择赋值能够非常直观地表达MUX的概念；
数据传输控制单元： MUX
4路8位数据选择器 architecture rtl of mux4in8b is begin with s select y<= a when "00", b when "01", c when "10", d when "11", (others => 'U') when others; end rtl;
数据编码转换单元：二进制译码器
数据编码转换单元：8421-余3码
architecture rtl of kbcd_ex3 is begin with a select y<= "0011" when "0000", "0100" when "0001", "0101" when "0010", "0110" when "0011", "0111" when "0100", "1000" when "0101", "1001" when "0110", "1010" when "0111", "1011" when "1000", "1100" when "1001", "1111" when others; end rtl;
数据传输控制单元： MUX
architecture beh of mux4in8p is begin process(s,a,b,c,d) begin case s is when "00" => y<=a; when "01" => y<=b; when "10" => y<=c; when "11" => y<=d; when others => y<=(others =>'U'); end case; end process; 采用进程和case语句实现 end beh;
y<=a when en='1' else (others =>'Z');
end d;
数据传输控制单元：三态控制
双向总线控制
数据传输控制单元：三态控制
双向总线控制 74x245 p.273 图5-58
entity k74245 is port(a,b:inout std_logic_vector(7 downto 0); dir,g:in std_logic); end k74245; architecture dfl of k74245 is begin b<=a when (g = '0') and (dir = '0') else "ZZZZZZZZ"; a<=b when (g = '0') and (dir = '1') else (others=>'Z'); end dfl;
传输的实际情况，分析时序步骤的正确性，
避免竞争冒险；但此类语句对电路综合没
有效果；
基本逻辑单元的设计
例：3输入端异或门
y a b c
参见 p.417 表5-46 architecture rtl of kxor3 is signal y1: std_logic; begin y1<= a xor b xor c ; y<= y1 after 3 ns when y1='1' else y1 after 5 ns when y1='0' ; end rtl;
数据编码转换单元
该类电路为多路输入/多路输出，将输入的编码
转换为对应的输出的编码；
采用选择赋值语句可以对各类码制转换电路进
行设计。
architecture rtl of v74x138 is signal yli:std_logic_vector(0 to 7); begin with a select yli<= "01111111" when "000", "10111111" when "001", "11011111" when "010", "11101111" when "011", "11110111" when "100", "11111011" when "101", "11111101" when "110", "11111110" when "111", "11111111" when others; yl<=yLi when (g1 and not g2al and not g2bl)=„1‟ else “11111111”; end rtl;