VHDL设计初步.1

y <= a AND b;
END example;
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实体与结构体的关系
• 一个设计实体可有多个结构体，代表实体的多 种实现方式。各个结构体的地位相同。 结构体1
结构体2
设计实体 结构体3
。 。 。
结构体n
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Configuration（配置）
• 配置：
– 把特定的结构体指定给一个确定的实体
Configration 配置名 for 选配结构体名 end for End 配置名； of 实体名 IS
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VHDL特点
• VHDL对设计的描述具有相对独立性
– 设计者可以不懂硬件的结构，也不必管理最 终设计实现的目标器件是什么，而进行独立 的设计。
• 对于用VHDL完成的一个确定的设计， 可以利用EDA工具进行逻辑综合和优化， 并自动的把VHDL描述设计转变成门级 网表。
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典型综合设计流程
6
VHDL的设计单元
– 数据从端口流出实体，同时可 被内部反馈(由内部产生)
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OUT与BUFFER的区别
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二选一数据选择器
• ENTITY mux21 IS PORT(A，B，S： IN BIT； Y： OUT BIT)； END mux21；
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练习一
my_design
端口 D 为12位输入总线 端口 AD 为12位输出总线
oe clk a[11:0] int as
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Architecture（构造体）
• 用来描述实体的内部结构和逻辑功能
• 必须和实体（ENTITY）相联系
• 一个实体（ENTITY）可以有多个构造体
• 构造体的运行是并发的
• 构造体描述方式包括：
– 行为描述，结构描述，混合描述
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Input 1
Output 1
结构体
d <= a AND(NOT s);
e <= b AND s; y <= d OR e;
END ARCHITECTURE one；
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作为内连使用的信号
38
39
如何用VHDL描述下面电路？
and
or
40
三人表决电路的VHDL描述
library ieee; use ieee.std_logic_1164.all; entity vote is port( A,B,C: in std_logic; F: out std_logic); end entity vote; architecture one of vote is begin F<=(A and B) or (A and C) or (B and C); end architecture one;
q[7:0] co
11
d[7:0] clk
实体的语法
• ENTITY 实体名
87 93
IS
– Generic Declarations；（类属说明） – Port Declarations；（端口说明）
• END 实体名;
– （1076-1987 version）
• END ENTITY 实体名 ;
• 1982年，诞生于美国国防部赞助的VHSIC项目 • 1987年，VHDL被IEEE和美国国防 1993年，IEEE对VHDL进行了修订，公布了新版
本的VHDL，即IEEE标准的1076-1993（1164） 版本
• 1996年，IEEE-1076.3成为VHDL综合标准
d[11:0] oe clk
端口 OE 和 CLK 都是1位输入
ad[11:0]
a[11:0]
int as
端口 AS 是一位输出同时被用作内部反馈
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LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY my_design IS PORT ( d: IN std_logic_vector(11 DOWNTO 0); oe, clk: IN std_logic; ad: INOUT std_logic_vector(11 DOWNTO 0); a: OUT std_logic_vector(11 DOWNTO 0); int: OUT std_logic; my_design as: BUFFER std_logic); ad[11:0] d[11:0] END my_design;
实体
Input n Output n
构造体
A B C D MUX_Out
Sel
2
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构造体的语法
Architecture 结构体名 of 实体名 [说明语句]； Begin [并行处理（功能描述）语句]； End [architecture] 结构体名； IS
• 注：同一实体的结构体不能同名。定义语句中
• WORK库：
– 是用户的现行工作库
• VITAL库：
– 包括预定义的时序程序包和基本元件程序包，可以 提高VHDL门极时序模拟的精度。
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Library库
• IEEE库：
– 最常见的库，包含有IEEE标准的程序包和 其他一些支持工业标准的程序包。 – 主要包括STD_LOGIC_1164、NUMERIC_BIT、 NUMERIC_STD等程序包。
的常数、信号不能与实体中的端口同名。
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说明语句和功能描述语句
• 说明语句：
– 对结构体中的数据类型、常数、信号、子程 序等元素的说明部分。并不是必须的。
• 功能描述语句：
– 是必须有的！是对实体功能的描述。以各种 不同的描述风格描述系统的逻辑功能实现的 部分。
24
2 X 8 Input AND gate
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Library库 、 Package程序包
• Package程序包：
– 方便公共信息、资源的访问和共享，将已定 义的常数、数据类型、元件调用说明、子程 序放到一个集合，以供多个设计者使用。
• Library库 ：
– 多个程序包可以构成库
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Library库
• STD库：
– 包含了两个程序包STANDARD和TEXTIO；
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VHDL的设计单元
• Entity（实体）
– 用来说明模型的外部输入和输出特征
• Architecture（构造体）
– 用来定义模型的内容和功能
• 特点：
– 每一个构造体必须有一个实体与它相对应， 所以两者一般成对出现。
9
Entity（实体）
• 类似一个“黑盒”，实体描述了“黑盒” 的输入输出口。
– （1076-1993 version）
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Generic（类属说明）
• 类属说明语句：
– 是从实体外部获得一些参数，以便改变此实 体的内部电路结构和规模（如数据线的位数、 加法器的位数）
– 与常数不同，常数只能从内部赋值而类属参 量可以由实体外部赋值。
– 数据类型通常取Integer或Time
VHDL设计初步
VHDL语言的基本结构
1
VHDL设计方法
• VHDL概述 • VHDL的设计单元 • VHDL的基本语法结构
2
VHDL 概述
VHSIC
-- Very High Speed Integrated Circuit
Hardware Description Language
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VHDL历史
• 在所有设计单元的开头，已经隐含了 LIBRARY子句和USE子句；
LIBRARY USE WORK，STD；
STD.STANDARD.ALL；
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程序包：STD_LOGIC_1164
• 该程序包所定义的数据类型有：
– Std_ulogic；Std_ULogic_Vector； – Std_Logic；Std_Logic_Vector；
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4选1？
用when-else语句描述4选1的MUX
问题1：如果00时选a，01时选b， 10和11时都选c，怎么办？ 问题2：信号类型换成 STD_LOGIC ，怎么办？
– 非IEEE标准如STD_LOGIC_ARITH等程序包
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Package程序包
LIBRARY 库名；
USE 库名.程序包名.项目名； USE 库名.程序包名.ALL； • LIBRARY IEEE；
• USE IEEE.STD_LOGIC_1164.ALL；
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程序包：STANDARD
• 定义了若干类型、子类型和函数。
ENTITY black_box IS PORT ( a, b: IN std_logic_vector(7 DOWNTO 0); y: OUT std_logic_vector(7 DOWNTO 0)); END black_box; ARCHITECTURE example OF black_box IS BEGIN
• 特点：
– 不能直接访问，必须加下面的语句：
LIBRARY USE IEEE； IEEE.STD_LOGIC_1164.ALL；
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库、程序包 实体（Entity） 结构体 （Architecture） 进程 或其它并行结构
配置（Configuration）
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基本语句
• 简单信号赋值语句：
赋值目标 <= 表达式；
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Generic（类属说明）
• 功能：
– 实体端口大小（管脚数量）；
– 设计实体的物理特性Time （时钟信号延 迟，脉冲宽度）； – 总线宽度； – 元件例化的数量（拷贝数量）
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PORT（端口说明）
• 端口说明语句：
– 确定实体的输入、输出端口的数目和类型 – 类似于器件的管脚，主要用于信号的传输。