电工新技术实践 七人表决器(数电)带仿真哈工大

竭诚为您提供优质文档/双击可除七人表决器实验报告篇一：哈工大电工学新技术实践实验报告-7人表决器总成绩：一、设计任务1、有七人参与表决，显示赞同者个数。

2当赞同者达到及超过4人时，绿灯显示表示通过。

二、设计条件本设计基于软件multisim10.0.1进行仿真，在电机楼实验室20XX5进行验证。

三、设计要求1、熟悉74Ls161，74Ls151，数码管的工作原理。

2、设计相应的电路图，标注元件参数，并进行仿真验证。

四、设计内容1.电路原理图（含管脚接线）电路原理图如图1所示图1电路原理图2.计算与仿真分析仿真结果如图2、3、4所示图2仿真结果图4仿真结果4.调试流程调试流程如图5所示图5调试流程5.设计和使用说明74Ls151芯片为互补输出的8选1数据选择器，引脚排列如图6所示，功能见表1。

选择控制端（地址端）为c～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，g为使能端，低电平有效。

（1）使能端g＝1时，不论c～A状态如何，均无输出（Y＝0，w＝1），多路开关被禁止。

（2）使能端g＝0时，多路开关正常工作，根据地址码c、b、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。

如：cbA＝000，则选择D0数据到输出端，即Y＝D0。

如：cbA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。

图674Ls151引脚排列表174Ls151功能表74Ls161功能：（1）异步置“0”功能：接好电源和地，将清除端接低电平无论其他各输入端的状态如何，测试计数器的输出端，如果操作无误Q3~Q0均为0。

（2）预置数功能：将清除端接高电平，预置控制端接低电平，数据输入端D3~D0置0011，在cp的上升沿作用后，测试输出端Q3~Q0的电平。

如果操作准确，D3~D0的数据为0011，说明D3~D0的数据已预置到Q3~Q0端。

（3）计数和进位功能：将LD、cr、ceT、cep端均接高电平，cLK端输入单脉冲，记录输出端状态。

Eda与数字系统课程设计课题名称：用VHDL文本输入法设计一个7人多数表决电路班级：09电科四班学号：2220091497姓名：楚惠一．课题题目：多数表决电路的设计之二要求：用VHDL文本输入法设计一个7人多数表决电路二．实验内容所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。

实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。

三．设计步骤1、表决器主控电路代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity biao isport (xin: in std_logic_vector ( 6 downto 0 );xout,xout0,xout1,xout2 : out std_logic_vector ( 6 downto 0 ));end entity ;architecture bev of biao isbeginprocess ( xin )variable j: integer :=0;beginj:=0;for i in 0 to 6 loopif xin(i)='1' thenj:=j+1;end if;end loop;if j>3 thenxout<="0110000";else xout<="1111110";end if;case j iswhen 0 =>xout1<="1111110";when 1 =>xout1<="0110000";when 2 =>xout1<="1101101";when 3 =>xout1<="1111001";when 4 =>xout1<="0110011";when 5 =>xout1<="1011011";when 6 =>xout1<="1011111";when 7 =>xout1<="1110000";when others =>xout1<="XXXXXXX";end case;case j iswhen 7 =>xout0<="1111110";when 6 =>xout0<="0110000";when 5 =>xout0<="1101101";when 4 =>xout0<="1111001";when 3 =>xout0<="1011011";when 2 =>xout0<="0010010";when 1 =>xout0<="1011111";when 0 =>xout0<="1110000";when others =>xout0<="XXXXXXX";end case;end process;end architecture bev;2、输出显示部分数码管扫描用到的六进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt6a isport(cp,reset : in std_logic;sel :out std_logic_vector(2 downto 0));end cnt6a;architecture behave of cnt6a issignal sec :std_logic_vector (2 downto 0);beginprocess(reset,cp)beginif (reset='0')thensec<="000";elsif (cp'event and cp='1')thenif(sec="101") thensec<="000";elsesec<=sec+1;end if;end if;end process;sel<=sec;end behave;数码管的七段输出library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux6 isport (cnthh,cnthl,cntmh,cntml,cntsh,cntsl :in std_logic_vector(6 downto 0);sel :in std_logic_vector(2 downto 0);cntout :out std_logic_vector(6 downto 0));end mux6;architecture behav of mux6 isbeginprocess(sel)begincase sel iswhen"000"=>cntout<=cntsl(6 downto 0);when"001"=>cntout<=cntsh(6 downto 0);when"010"=>cntout<=cntml(6 downto 0);when"011"=>cntout<=cntmh(6 downto 0);when"100"=>cntout<=cnthl(6 downto 0);when"101"=>cntout<=cnthh(6 downto 0);when others=>cntout<="0000000";end case;end process;end behav;顶层原理图：八．实验结果通过muxplus2对七人表决器进行设计，完成实验要求，得到实验结果，实现了七人表决的效果，4人或4人以上通过则亮绿灯，否则亮红灯。

电子技术课程设计课题：表决器电路设计系别：电气与电子工程系专业：电气工程及其自动化姓名： AAA学号： 09AAA河南城建学院2012年 06 月 21 日成绩评定·一、指导教师评语二、评分课程设计成绩评定一、设计目的1.本课程设计是在前导验证性认知实验基础上，进行更高层次的命题设计实验，要求学生在教师指导下独立查阅资料、设计、安装和调试特定功能的电子电路。

培养学生利用模拟、数字电路知识，解决电子线路中常见实际问题的能力，使学生积累实际电子制作经验，目的在于巩固基础、注重设计、培养技能、追求创新、走向实用。

2.用已学过的知识和对数字电子技术的基本理论，基本概念，基本方法和单元电路，逻辑部件的深入认识，而拓宽思路，扩大视野，进一步巩固，扩充所学知识，提高分析问题和解决问题的能力。

二、设计题目和内容题目：表决器电路设计1) 用于七人以下会议表决。

半数以上人同意通过。

2）应考虑弃权情况，有三人以上弃权，推迟会议再议。

3）根据表决情况显示“否决”“通过”“再议”字样。

显示方式自己设计。

三、电路比较方案一：用数据选择器分别将通过、否决、弃权的高低电平进行选择，之后将七人的选择结果用T触发器构成的同步二进制加法计数器进行累加。

然后用数字比较器进行比较，如果弃权的票数大于等于3，则输出为“再议”。

如果弃权的票数小于3且通过的票数大于3，则显示为“通过”。

其余的则显示为“否决”。

方案二：将七人的通过、否决票数用移位寄存器进行寄存，弃权的票数用另一组移位寄存器进行寄存，然后用CLK脉冲信号使其移位寄存器进行右移，用T触发器构成的同步二进制加法计数器进行累加，如果弃权的票数大于等于3，则输出为“再议”。

如果弃权的票数小于3且通过的票数大于3，则显示为“通过”。

其余的则显示为“否决”。

方案对比：方案一用的数据选择器比较多而且反应速度较慢，方案二用器件较少，比较好一些。

方案二：电路的总体结构 1、电路的总体原理框图图1 总体电路原理框图2、工作原理工作原理如图：投票按键部分每人有三个按键，总共21个按键，投票时按下相应的键就可以将相应的信号送入输入转换部分，输入转换部分主要由移位寄存器组成，它的作用是将投票时并行输入的数据串行输出，在控制电路的作用下，数据在这里逐个输出进入票数统计部分，这部分主要是由三个JK 触发器组成的三位二进制计数器。

摘要7人表决控制电路是一简单的输入信号检测与处理、产生输出控制信号的逻辑电路。

本文详细介绍了依据功能要求进行控制电路方案设计的过程，并在此基础上将整体电路分为输入信号处理模块,计时模块,译码模块，比较模块，显示模块等主要功能模块。

实现中采用Verilog HDL描述、ModelSim进行功能仿真、ISE进行逻辑综合和适配下载，最后在Altera的CycloneⅡ芯片EP2C8Q208C8上实现并完成测试。

在此过程中，完整地建立了测试平台，完成了功能和时序仿真，从而保证了设计的功能与时序的正确性。

关键词Verilog HDL；FPGA；仿真；综合；动态扫描目录引言 (1)1 总体电路结构设计 (2)1.1电路功能与性能 (2)1.2主要调度算法 (2)1.3电路接口 (3)1.4电路功能框图 (4)1.5验证方案 (5)2 模块设计 (6)2.1输入信号处理模块设计 (6)2.2计时模块设计 (8)2.3译码模块设计 (8)2.4比较模块设计 (9)2.5显示模块设计 (10)3 设计仿真与测试 (11)3.1仿真与测试的功能列表 (11)3.2仿真平台构建和仿真结果 (11)3.2.1 顶层仿真平台与激励 (11)3.2.2 电路功能仿真结果 (12)3.2.3 电路后仿真结果 (13)3.3测试环境的搭建与测试结果 (13)3.3.1 测试环境模拟 (13)3.3.2 电路测试结果 (14)4 电路约束与综合实现 ........................................................................ 错误！未定义书签。

4.1时序约束 (15)4.2引脚锁定约束 (16)4.3电路综合报告 (17)4.4设计实现与下载 (17)结论 (21)参考文献 (22)引言随着可编程器件FPGA/CPLD成本的逐渐降低，以及开发测试技术的日益普及，FPGA/CPLD以其较好的集成度和稳定性、可编程实现与升级的特点，在电子设计领域得到了越来越多的应用。

(1)电路状态转换图：(4)七人表决器电路设计：六．设计源程序与电路图绘制(1)或门的设计源程序：--or2_1.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2_1 ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END ENTITY or2_1; ARCHITECTURE art1 OF or2_1 IS BEGINC<=A Or B;END ARCHITECTURE art1;(2)半加器的设计源程序：--h_adder.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder ISPORT(A,B:IN STD_LOGIC;SO,CO:OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE art2 OF h_adder IS BEGINSO<=NOT(A XOR(NOT B));CO<=A AND B;END ARCHITECTURE art2;电路图：(3)全加器的设计源代码：--f_adder.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder ISPORT(AIN,BIN,CIN:IN STD_LOGIC;SUM,COUT:OUT STD_LOGIC); END ENTITY f_adder; ARCHITECTURE art3 OF f_adder IS COMPONENT h_adder ISPORT(A,B:IN STD_LOGIC;SO,CO:OUT STD_LOGIC); END COMPONENT h_adder; COMPONENT or2_1 ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT or2_1;SIGNAL S1,S2,S3:STD_LOGIC;BEGINU1:h_adder PORT MAP(A=>AIN,B=>BIN,CO=>S1,SO=>S2);U2:h_adder PORT MAP(A=>S2,B=>CIN,CO=>S3,SO=>SUM); U3:or2_1 PORT MAP(A=>S1,B=>S3,C=>COUT);END ARCHITECTURE art3;电路图：(4)七人表决器设计电路：七．电路仿真仿真波形图：引脚锁定：。

EDA实验指导书（EL-SOPC4000实验箱）指导老师：姚晓通电工电子实验中心七人表决器一、实验目的1．了解表决器的原理。

2．熟悉QuartusII软件建立工程，图形输入法进行设计。

3．熟悉整个开发的流程，初步使用EL-SOPC4000实验箱。

二、实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。

实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。

根据电路状态转换表→设计数值输出→运用门电路设计电路图→仿真运行→实现七人多数表决器的设计。

电路状态转换图：根据电路状态转换图设计电路，用一个半加器实现设计一个全加器，运用4个全加器实现七人表决器的设计。

(2)半加器电路设计：图 1 半加器的原理图(3)全加器电路设计：图 2 全加器的原理图(4)七人表决器电路设计：图3 七人表决器的原理图三、实验内容(1)根据设计要求，绘制出电路状态转换图，实现七人四票制表决。

(2)根据电路状态转换图，用门电路设计出七人表决器。

(3)运用半加器，全加器，实现表决器的设计。

(4)逻辑设计要求：用七个开关作为表决器的七个输入变量，逻辑“1”时表示“赞同”，逻辑“0”时表示“不赞同”，用发光二极管作为输出指令，输出逻辑“1”表示“通过”；输出逻辑“0”时表示“不通过”。

当表决器的七个输入变量中的4个以上(包含4个)为“1”时，则表决器输出为“1”；否则为“0”。

通过状态用LED1表示，未通过用LED2表示。

四、实验步骤1．首先打开QuartusII软件，新建工程voter7。

七人表决器实验报告七人表决器实验报告引言：在日常生活中，我们经常会遇到需要做决策的情况。

而在集体决策中，如何快速、公正地达成共识成为了一个重要的问题。

为了解决这一问题，我们进行了七人表决器的实验。

本实验旨在探索七人表决器在集体决策中的效果和影响因素。

实验设计：我们邀请了七位志愿者参与实验，每个人都具有不同的背景和观点。

在实验开始前，我们向每位参与者提供了相同的决策问题，并要求他们独立思考并给出自己的答案。

然后，我们将七人表决器放置在桌面上，并告知参与者如何使用。

在每次决策中，参与者需要将自己的决策结果输入到表决器中，然后等待其他人完成决策。

当所有参与者完成决策后，表决器会自动计算出最终的决策结果。

实验结果：通过观察实验过程和分析实验数据，我们得出了以下结论：1. 影响决策结果的因素：参与者的个人观点、决策顺序以及决策权重等因素都可能影响最终的决策结果。

在实验中，我们发现当个人观点相差较大时，决策结果往往会偏向于多数人的意见。

而当个人观点相似或相同时，决策结果则更容易达成一致。

2. 决策效率的提升：相比于传统的集体讨论和投票方式，七人表决器在决策效率上具有明显的优势。

参与者只需输入自己的决策结果，无需进行冗长的讨论和辩论过程，从而节省了时间和精力。

3. 决策公正性的保障：七人表决器在一定程度上保障了决策的公正性。

由于每个参与者的决策权重相等，没有任何一方能够主导决策结果。

这种平等的决策机制能够避免个别参与者的意见被忽视或压制，从而提高了决策的公正性。

讨论：尽管七人表决器在决策效率和公正性方面具有优势，但仍存在一些潜在的问题和限制。

首先，由于每个参与者只能输入一个决策结果，可能无法充分体现个体的多样性和复杂性。

其次，决策结果可能受到决策顺序的影响，先行决策者的意见可能会对后续决策者产生影响。

此外，表决器本身的设计和算法也可能存在一定的偏差，需要进一步优化和改进。

结论：通过本次实验，我们初步探索了七人表决器在集体决策中的应用。

7人表决电路vhdl课程设计一、课程目标知识目标：1. 让学生掌握7人表决电路的基本原理及其在数字电路设计中的应用。

2. 使学生了解并熟练运用VHDL语言对7人表决电路进行代码编写和仿真。

3. 帮助学生理解并掌握7人表决电路中的逻辑门、触发器等基本元件的功能及其相互关系。

技能目标：1. 培养学生运用VHDL语言进行数字电路设计的能力。

2. 提高学生分析、解决数字电路实际问题的能力。

3. 培养学生团队协作和沟通表达的能力。

情感态度价值观目标：1. 培养学生对数字电路设计及其编程的兴趣和热情。

2. 培养学生严谨、踏实的科学态度，提高学生的自主学习能力和创新意识。

3. 增强学生的团队合作意识，培养学生的集体荣誉感和责任感。

课程性质：本课程为实践性较强的数字电路设计与编程课程，旨在通过7人表决电路的实例，使学生掌握VHDL语言在数字电路设计中的应用。

学生特点：学生具备一定的数字电路基础知识，具有一定的编程能力，但对VHDL语言和实际电路设计可能还不够熟悉。

教学要求：结合学生特点，本课程要求教师采用循序渐进、任务驱动的教学方法，将理论与实践相结合，注重培养学生的实际操作能力和团队协作能力。

通过课程学习，使学生能够独立完成7人表决电路的VHDL代码编写和仿真，达到本课程设定的具体学习成果。

二、教学内容本章节教学内容围绕7人表决电路的VHDL课程设计，依据课程目标进行以下安排：1. 数字电路基础知识回顾：复习逻辑门、触发器等基本元件的功能和特性，为7人表决电路的学习打下基础。

2. VHDL语言基础：介绍VHDL的基本语法、结构、数据类型、运算符等，为学生编写7人表决电路代码做好准备。

3. 7人表决电路原理：讲解7人表决电路的原理和设计方法，分析电路中各部分的功能和相互关系。

4. VHDL代码编写：根据7人表决电路原理，指导学生进行VHDL代码编写，包括逻辑门、触发器等元件的描述。

5. 电路仿真与测试：介绍仿真软件的使用，指导学生进行7人表决电路的仿真、调试和测试。

七人表决器一：实验目的1.掌握用VHDL硬件描述语言做数字电路综合和设计的方法。

2.熟练掌握程序的编译，仿真，生成模块及引脚号码锁定方法并下载到目标芯片。

二：实验仪器ZY11EDA12BE三：实验要求设计一个七人表决电路，当参与表决的7人中有4人或4人以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过。

实验时，可用7个电平开关作为表决器的7个输入变量，输入“1”表示表决者“赞同”输入“0”表示表决者“不赞同”。

可在上述电路的基础上，增加数码管显示功能，显示赞同和不赞同的票数。

四：实验原理根据设计任务要求，实验电路如上图，其中key表示七个输入cp为输入脉冲，result为表决结果显示，seg[6。

0]为送数码管显示结果，sel为选择要显示的数码管其vhdl语言编写后连接，程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity biaojue isport (cp:in std_logic;key_in:in std_logic_vector(6 downto 0);result:out std_logic;seg_out:out std_logic_vector(6 downto 0);sel:out std_logic_vector(2 downto 0));end biaojue;architecture arc of biaojue issignal sum:std_logic_vector(3 downto 0);signal seg1,seg0:std_logic_vector(6 downto 0);signal sel1: std_logic_vector(2 downto 0);beginprocessvariable sum1:std_logic_vector(3 downto 0);beginsum1:="0000";for i in 0 to 6 loopif key_in(i)='1' thensum1:=sum1+"0001";elsesum1:=sum1;end if;end loop;sum<=sum1;if sum(2)='1' thenresult<='1';elseresult<='0';end if;case sum iswhen "0000"=>seg1<="0111111";seg0<="0000111";when "0001"=>seg1<="0000110";seg0<="1111101";when "0010"=>seg1<="1011011";seg0<="1101101";when "0011"=>seg1<="1001111";seg0<="1100110";when "0100"=>seg1<="1100110";seg0<="1001111";when "0101"=>seg1<="1101101";seg0<="1011011";when "0110"=>seg1<="1111101";seg0<="0000110";when"0111"=> seg1<="0000111";seg0<="0111111";when others=>seg1<="0000000";seg0<="0000000"; end case;end process;process(cp)beginif(cp'event and cp='1') thenif sel1<="001"thensel1<="000";else sel1<=sel1+"001";end if;end if;end process;sel<=sel1;process(cp)beginif(cp'event and cp='1')then--sel<=sel1;if sel1="001"thenseg_out<=seg0;--sel<=sel1;elsif sel1="000" thenseg_out<=seg1;--sel<=sel1;end if;end if;end process;end arc;五：管脚锁定输入：1.掌握了用vhdl语言常用的设计方法，原理图和vhdl语言硬件描述法2.理解动态扫描电路的基本原理并实现七：参考资料《EDA技术习题与实践》《EDA与数字系统设计》。