第8章 触发器

第8章CPU的结构和功能例8.1假设指令流水线分取指（IF）、译码（ID）、执行（EX）、回写（WR）四个过程段，共有10条指令连续输入此流水线。

（1）画出指令周期流程。

（2）画出非流水线时空图。

（3）画出流水线时空图。

（4）假设时钟周期为100ns，求流水线的实际吞吐率。

（5）求该流水处理器的加速比。

解:（1）根据指令周期包括IF、ID、EX、WR四个子过程，图8.1（a）为指令周期流程图。

（2）非流水线时空图如图8.1（b）所示。

假设一个时间单位为一个时钟周期，则每隔4个时钟周期才有一个输出结果。

（3）流水线时空图如图8.1（c）所示。

由图可见，第一条指令出结果需要4个时钟周期。

当流水线满载时，以后每一个时钟周期可以出一个结果，即执行完一条指令。

(a)指令周期流程(b) 非流水线时空图(c) 标准流水线时空图图8.1 例8.1答图（4）由图8.1（c）所示的10条指令进入流水线的时空图可见，在13个时钟周期结束时，CPU执行完10条指令，故实际吞吐率为：10/(100ns×13) ≈ 0.77×107条指令/秒（5）在流水处理器中，当任务饱满时，指令不断输入流水线，不论是几级流水线，每隔一个时钟周期都输出一个结果。

对于本题四级流水线而言，处理10条指令所需的时钟周期数为T4 = 4 +（10 −1）= 13。

而非流水线处理10条指令需4×10 = 40个时钟周期。

故该流水处理器的加速比为40 ÷13 ≈ 3.08 例8.2设某机有四个中断源1、2、3、4，其硬件排队优先次序按1→2→3→4降序排列，各中断源的服务程序中所对应的屏蔽字如表8.1所示。

表8.1 例8.2各中断源对应的屏蔽字中断源 屏蔽字1 2 3 41 1 1 0 12 0 1 0 03 1 1 1 14 0 1 0 1（1）给出上述四个中断源的中断处理次序。

（2）若四个中断源同时有中断请求，画出CPU执行程序的轨迹。

第8章 触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。

图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。

图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。

图8-35 习题8.3图解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：习题8.3输出端Ｑ的波形图8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。

图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。

即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发 （ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。

LOGIC对扰动不敏感（2）Register寄存器为存放二进制数据的器件，通常由Latch 构成。

一般地，寄存器为边沿触发。

（3）flip-flops（触发器）任何由交叉耦合的门形成的双稳电路Register 时序参数D Q Clk T Clk D tsu Q tc-q thold注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 11 页Latch 时序参数Latch 的时序（ Timing ）参数还要考虑tD 2 D Q DQtD-qQClkClktC 2QtC 2Q寄存器（Register）2004－12－1锁存器（Latch）第 8 章 (1) 第 12 页清华大学微电子所 《数字大规模集成电路》 周润德Latch 时序参数D Q Clk正电平 Latch 时钟负边沿T Clk D tc-q PWm thold td-q tsuQ注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 13 页最高时钟频率φ FF’s LOGIC tp,comb最高时钟频率需要满足：tclk-Q + tplogic+ tsetup < T =但同时需要满足:其中tplogic = tp,comb (max) tcd:污染延时（contamination delay） = 最小延时（minimum delay）第 8 章 (1) 第 14 页tcdreg + tcdlogic > thold =2004－12－1其中清华大学微电子所 《数字大规模集成电路》 周润德研究不同时刻 （t1, t2）FF1φ (t1) LOGIC t p,combφ (t2)CLKt1tsu D tholdFF1 输入数据 应保持稳定t tsuF F2t2holdtFF2 输入数据 应保持稳定tclk-q QFF1 输出数据 经组合逻辑到达 t 已达稳定 寄存器输入端tclk-Qtp,comb (max）tsetup因此要求：tclk-Q + tp,comb (max) + tsetup < T =2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 15 页研究同一时刻 （t1）t1 时FF1φ (t1) LOGIC FF1 t p,combt1 时FF2输入数据（2）φ (t1)输入数据（1）tclk-q QFF1 输出数据 已达稳定经组合逻辑已 到达FF2 输入端破坏了本应保 持的数据（2）tt1tcdregtcdlogicholdsuD输入数据（2）应保持稳定至 t1F F2t因此要求 := tcd: 污染延时（contamination delay） = 最小延时（minimum delay）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 16 页tcdreg + tcdlogic > thold写入（触发）静态 Latch 的方法：以时钟作为隔离信号, 它区分了“透明” （transparent ）和“不透明” （opaque）状态CLKCLKQ CLKD CLKDD弱反相器CLKMUX 实现弱反相器实现（强制写入）（控制门可仅用NMOS实现）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德第 8 章 (1) 第 17 页Latch 的具体实现基于Mux 的 Latch负（电平） latch (CLK= 0 时透明) 正（电平） latch (CLK= 1 时透明)1 D 0Q D0 1QCLKCLKQ = Clk ⋅ Q + Clk ⋅ In2004－12－1Q = Clk ⋅ Q + Clk ⋅ In第 8 章 (1) 第 18 页清华大学微电子所 《数字大规模集成电路》 周润德基于（传输门实现的） Mux 的 LatchCLKQ CLK DCLK（1）尺寸设计容易 （2）晶体管数目多（时钟负载因而功耗大）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 19 页基于（传输管实现）Mux 的 Latch（仅NMOS 实现）CLK QM QM CLK CLKCLK仅NMOS 实现不重叠时钟 （Non-overlapping clocks）（1）仅NMOS 实现，电路简单，减少了时钟负载 （2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 20 页Q单元形式的Latch采用串联电压开关逻辑（CVSL）QNon-overlap时间过长，存储在动态节点上的电荷会泄漏掉（故称伪静态）低电压静态Latch双边沿触发寄存器RS Latch?动态Latch 和Register（1）比静态Latch和Register 简单（2）基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）（3）不破坏的读信息：因此需要输入高阻抗的器件传输门构成的动态边沿触发寄存器（只需8 个晶体管，节省功耗和提高性能，甚至可只用NMOS 实现）动态节点。

第8章存储器与可编程逻辑器件8.1存储器概述自测练习1．存储器中可以保存的最小数据单位是（）。

（a）位（b）字节（c）字2．指出下列存储器各有多少个基本存储单元？多少存储单元？多少字？字长多少？（a） 2K×8位（）（）（）（）（b） 256×2位（）（）（）（）（c） 1M×4位（）（）（）（）3．ROM是（）存储器。

（a）非易失性（b）易失性（c）读/写（d）以字节组织的4．数据通过（）存储在存储器中。

（a）读操作（b）启动操作（c）写操作（d）寻址操作5．RAM给定地址中存储的数据在（）情况下会丢失。

（a）电源关闭（b）数据从该地址读出（c）在该地址写入数据（d）答案（a）和（c）6．具有256个地址的存储器有（ ）地址线。

（a）２５６条（b）６条（c）8条（d）16条7．可以存储２５６字节数据的存储容量是（ ）。

（a）２５６×１位（b）２５６×８位（c）１Ｋ×４位　（d）２Ｋ×１位答案：1．a2．（a）2048×8；2048；2048；8（b）512；256；256；2（c）1024×1024×4；1024×1024；1024×1024；43．a4．c5．d6．c7．b8.2随机存取存储器（RAM）自测练习1.动态存储器（DRAM）存储单元是利用（）存储信息的，静态存储器（SRAM）存储单元是利用（）存储信息的。

2.为了不丢失信息，DRAM必须定期进行（）操作。

3.半导体存储器按读、写功能可分成（）和（）两大类。

4.RAM电路通常由（）、（）和（）三部分组成。

5.6116RAM有（）根地址线，（）根数据线，其存储容量为（）位。

答案：1．栅极电容，触发器2．刷新3．只读存储器，读/写存储器4．地址译码，存储矩阵，读/写控制电路5．11，8，2K×8位8.3 只读存储器（ROM）自测练习1．ROM可分为（）、（）、（）和（）几种类型。