用集成计数器构成任意进制计数器

任意进制计数器的设计【摘要】计数器集成芯片一般有4位二进制、8位二进制或十进制计数器，而在实际应用中，往往需要设计一个任意n进制计数器，本文给出它的设计方法和案例。

【关键词】计数器；清零一、利用反馈清零法获得计数器1 集成计数器清零方式异步清零方式：与计数脉冲cp无关，只要异步清零端出现清零信号，计数器立即被清零。

此类计数器有同步十进制加法计数器ct74ls160、同步4位二进制加法计数器ct74ls161、同步十进制加/减计数器ct74ls192、同步4位二进制加/减计数器ct74ls193等。

同步清零方式：与计数脉冲cp有关，同步清零端获得清零信号后，计数器并不立刻被清零，只是为清零创造条件，还需要再输入一个计数脉冲cp，计数器才被清零。

属于此类计数器有同步十进制加法计数器ct74ls162、同步4位二进制加法计数器ct74ls163、同步十进制加/减计数器ct74ls190、同步4位二进制加/减计数器ct74ls191等。

2 反馈清零法对于异步清零方式：应在输入第n个计数脉冲cp后，利用计数器状态sn进行译码产生清零信号加到异步清零端上，立刻使计数器清零，即实现了n计数器。

在计数器的有效循环中不包括状态sn，所以状态sn只在极短的瞬间出现称为过渡状态。

对于同步清零方式：应在输入第n-1个计数脉冲cp后，利用计数器状态sn-1进行译码产生清零信号，在输入第n个计数脉冲cp 时，计数器才被清零，回到初始零状态，从而实现n计数器。

可见同步清零没有过渡状态。

利用计数器的清零功能构成n计数器时，并行数据输入端可接任意数据，其方法如下：①写出n计数器状态的二进制代码。

异步清零方式利用状态sn，同步清零方式利用状态sn-1。

②写出反馈清零函数。

③画逻辑图。

例1 试用ct74ls160的异步清零功能构成六进制计数器。

解：①写出sn的二进制代码。

sn=s6=0110②写出反馈清零函数。

③画逻辑图。

如图1所示。

用74160集成计数器构成任意进制计数器的电路设计单嵛琼;单长吉【摘要】74160 is die for 10 synchronous counter addition,take advantage of its reset and the number of pre-set function can make mould for any number of counters.So as to solve the problem that we can't buy any kind of counter.%74160是模为10的同步加法计数器，利用它的清零和预置数功能可以构成模为任意数的计数器，从而解决了我们需要计数器但市场上又买不到这种计数器的困难。

【期刊名称】《大学物理实验》【年(卷),期】2016(029)003【总页数】3页(P15-17)【关键词】计数器;清零;置数;有效状态【作者】单嵛琼;单长吉【作者单位】昭通学院，云南昭通 657000;昭通学院，云南昭通 657000【正文语种】中文【中图分类】O453市场上能买到的集成计数器芯片一般为4位二进制计数器和十进制计数器，如果需要其它进制计数器，可用现有的4位二进制计数器和十进制计数器芯片进行设计。

74160是8421BCD码同步加法十进制计数器，可以用它来构成任意进制计数器。

74160是8421BCD码同步加法计数器[1-2]，图1是它的逻辑符号：是清零端，端是预置数端，EP、ET是两个使能端，CP端是时钟脉冲端，RCO是进位输出端，D3、D2、D1、D0是四个预置数据输入端，Q3、Q2、Q1、Q0是四个数据输出端。

其中进位输出端的逻辑表达式为[3]：RCO=ET·Q3·Q1。

由表1可知，74160具有异步清零、同步置数、计数和保持的功能。

用74160构成模小于10的计数器的计数器时通常有两种方法：异步清零法和同步置数法[4].文章中选取用74160构成五进制计数器来说明这两种方法的应用。

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一、填空题：（每空0.5分，共33分）1、时序逻辑电路按各位触发器接受时钟脉冲控制信号的不同，可分为同步时序逻辑电路和异步时序逻辑电路两大类。

在异步时序逻辑电路中，各位触发器无统一的时钟脉冲控制信号，输出状态的变化通常不是同一时刻发生的。

2、根据已知的逻辑电路，找出电路的输入和其现态及输出之间的关系，最后总结出电路逻辑功能的一系列步骤，称为时序逻辑电路的分析。

3、当时序逻辑电路的触发器位数为n，电路状态按二进制数的自然态序循环，经历的独立状态为2n个，这时，我们称此类电路为二进制计数器。

二进制计数器除了按同步、异步分类外，按计数的加减规律还可分为加计数器、减计数器和可逆计数器。

4、在十进制计数器中，要表示一位十进制数时，至少要用四位触发器才能实现。

十进制计数电路中最常采用的是8421 BCD代码来表示一位十进制数。

5、时序逻辑电路中仅有存储记忆电路而没有逻辑门电路时，构成的电路类型通常称为莫尔型时序逻辑电路；如果电路中不但除了有存储记忆电路的输入端子，还有逻辑门电路的输入时，构成的电路类型称为米莱型时序逻辑电路。

6、分析时序逻辑电路时，首先要根据已知逻辑的电路图分别写出相应的驱动方程、输出方程和次态方程，若所分析电路属于异步时序逻辑电路，则还要写出各位触发器的时钟脉冲方程。

7、时序逻辑电路中某计数器中的无效码，若在开机时出现，不用人工或其它设备的干预，计数器能够很快自行进入有效循环体，使无效码不再出现的能力称为自启动能力。

8、在分频、控制、测量等电路中，计数器应用得非常广泛。

构成一个六进制计数器最少要采用三位触发器，这时构成的电路有6个有效状态，2个无效状态。

9、寄存器可分为数码寄存器和移位寄存器，集成74LS194属于双向移位寄存器。

用四位移位寄存器构成环行计数器时，有效状态共有4个；若构成扭环计数器时，其有效状态是8个。

10、寄存器是可用来存放数码、运算结果或指令的电路，通常由具有存储功能的多位触发器组合起来构成。

时序逻辑电路设计
时序电路设计又称时序电路综合，它是时序电路分析的逆过程，即依据给定的规律功能要求，选择适当的规律器件，设计出符合要求的时序规律电路，对时序电路的设计除了设计方法的问题还应留意时序协作的问题。

时序规律电路可用触发器及门电路设计，也可用时序的中规模的集成器件构成，以下我们分别介绍它们的设计步骤。

1.用SSI器件设计时序规律电路
用触发器及门电路设计时序规律电路的一般步骤如图所示。

（1）由给定的规律功能求出原始状态图：首先分析给定的规律功能，从而求出对应的状态转换图。

这种直接由要求实现的规律功能求得的状态转换图叫做原始状态图。

（2）状态化简：依据给定要求得到的原始状态图很可能包含有多余的状态，需要进行状态化简或状态合并。

状态化简是建立在状态等价这个概念的基础上的。

（3）状态编码、并画出编码形式的状态图及状态表：在得到简化的状态图后，要对每一个状态指定1个二进制代码，这就是状态编码（或称状态安排）。

（4）选择触发器的类型及个数：
（5）求电路的输出方程及各触发器的驱动方程：依据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。

（6）画规律电路，并检查自启动力量。

2.用MSI中规模时序规律器件构成时序规律电路
用中规模时序规律器件构成的时序功能电路主要是指用集成计数器构成任意进制计数器。

构成任意进制计数器的方法有两种：一种是置数法，另一种是归零法。

采用中规模集成计数器进行任意进制计数器设计的解决方案1 绪论计数器是数字逻辑系统中的基本部件，它是数字系统中用得最多的时序逻辑电路，其主要功能就是用计数器的不同状态来记忆输入脉冲的个数。

除此以外还具有定时、分频、运算等逻辑功能。

计数器不仅能用于对时钟脉冲的计数，还可使用于定时、分频、产生节拍脉冲以及进行数字运算等。

只要是稍微复杂一些的数字系统，几乎没有不包含计数器的。

通常把满足N=2n的计数器称为二进制规则计数器，有些数字定时、分频系统中，常需要N≠2n 的任意进制计数器。

当我们在设计任意进制计数器（即计数模不是2及10）时，一般采用现有的中规模集成电路（Medium Scale Integration, MSI）芯片，通过适当的反馈连接加以实现。

而市场上现成的中规模集成电路芯片常见的只有十进制计数器和十六进制计数器，而在实际应用中，如数字钟电路中，却需要二十四进制和六十进制计数器，因此要将现有计数器改造成任意进制计数器。

利用MSI芯片进行适当的连接就可以构成任意进制计数，所使用的方法主要有反馈置零法、反馈预置法和级联法。

采用中规模集成计数器来设计任意进制计数器，使设计和调试工作更趋于简单，并且具有体积小，功耗低，可靠性高等优点。

本文主要阐述了用中规模集成计数器设计任意进制同步加法计数器的设计思想，并对设计方法和步骤作了讨论。

2. MS I中规模计数器概述2.1 MS I中规模计数器芯片种类MS I中规模计数器芯片有非常多的种类。

若按触发时钟的方式分类有：同步计数器、异步计数器；若按进制的"模"分类有：二进制计数器、十进制计数器；若按计数的方式分类：有加法计数器、减法计数器和可逆（加/减）计数器；若按芯片的型号分类就更多了，如：仅74系列的4位二进制计数器芯片就有161、163、191、193、197等，十进制计数器芯片有160、162等。

2.2 MSI中规模计数器工作原理。

基于74LS192的任意进制计数器的设计【摘要】利用集成二、十进制计数器采用置数法、置零法设计任意进制计数器，分析设计方法，给出设计案例。

以集成计数器74LS192为例，运用置零法和置数法设计八进制计数器和二十四进制计数器，来讲述任意进制计数器的设计原理与基本方法。

【关键词】集成计数器;任意进制计数器的设计;置数法;置零法一、引言数字系统中的时序电路中，使用最多的电路就是计数器，计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。

集成计数器是运用的最为广泛的一种时序部件。

集成计数器的种类非常多样，如果按计数器中数字的编码方式分类，可分为二进制计数器，十进制计数器等。

集成计数器中，二进制和十进制计数器比较多见，对于任意进制计数器，通常利用现有的二、十进制计数器通过反馈清零或反馈置数来实现。

任意进制计数器在控制系统中经常使用，是数字电子技术教学的重点内容之一，也是学生设计性实验的难点之一，以下就以集成计数器74LS192为例，介绍在已有的计数器基础上设计任意进制计数器的方法。

二、设计依据及举例1.74LS192的管脚图74LS192是同步十进制可逆计数器，它由四个主从T触发器和一些门电路组成。

具有双时钟输入、清零、保持、并行置数、加计数、减计数等功能。

图1为74LS192的管脚图。

图1 74LS192的管脚图图1中：CLR是清零端，高电平有效;UP是递加计数脉冲输入端;DOWN是递减计数脉冲输入端;～LOAD是置数控制端，低电平有效;～CO是进位输出端;～BO是借位输出端。

ABCD是置数端口。

2.任意进制计数器M小于N的情况假定已有的是N进制计数器，需要得到的是M进制计数器。

这时就有M小于N和M大于N两种情况。

例题为用74LS192设计一个八进制计数器：在N进制的计数器的计数顺序中，使计数器的计数状态跳过N-M的状态，就可以得到M进制计数器，如例，74LS192是一个十进制计数器，如想得到八进制计数器，输出状态QAQBQCQD需要从0000—1110状态，跳过0001及1001这两个状态。

实验六任意进制计数器的构成设计性实验一、实验目的1、学习用集成触发器构成计数器的方法；2、掌握中规模集成计数器的使用及功能测试方法；3、运用集成计数计构成N分频器，了解计数计的分频作用。

二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等等。

目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、用D触发器构成异步二进制加／减计数器图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。

图6－1 四位二进制异步加法计数器若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。

2、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。

图中LD—置数端CP U—加计数端CP D—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q 0、Q 1、Q 2、Q 3 —数据输出端 CR图6－2 CC40192引脚排列及逻辑符号CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下：当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。

当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。

用74LS290构成任意进制计数器的方法作者：王静来源：《赤峰学院学报·自然科学版》 2012年第1期王静（赤峰学院计算机与信息工程学院，内蒙古赤峰 024000）摘要：计数器是数字系统中的应用最广泛的时序部件，74LS290是一个典型的集成异步计数器.本文从74LS290的结构和功能出发，介绍采用74LS290构成任意进制计数器的方法.关键词：计数器；74LS290；脉冲反馈法；任意进制中图分类号：TM935.46+2 文献标识码：A 文章编号：1673-260X（2012）01-0047-02计数器是一个用以实现计数功能的时序电路，它是数字系统中使用最广泛的时序部件，几乎不存在没有计数器的系统.它除了可以累计输入脉冲个数（计数）外，还可以用作分频、定时等等.计数器的常用构成方法有两种：一是可以用时钟触发器和门电路组成计数器；二是采用集成计数器构成所需要的计数器.中规模集成计数器由于体积小，功耗低、可靠性高等优点而得到了广泛地应用.然而，定型产品的种类是很有限的，就计数进制而言，常用的标准计数器多为十进制、四位二进制(十六进制)、八位二进制(二百五十六进制)几种.因此，在需要其它任意进制计数器时，只能在现有中规模集成计数器基础上，经过外电路的不同连接来实现.本文介绍一种由74LS290构成任意进制的计数器的方法.1 74LS290的电路组成74LS290内部由四个负边沿JK触发器和两个与非门组成，其逻辑电路如图1所示.74LS290的引出端排列图和逻辑功能示意图如图2、图3所示.2 74LS290的功能CP0、CP1为时钟信号输入端，Q0、Q1、Q2、Q3为数据输出端.2.1 置9功能S9(1)、S9(2）为异步置9端，当S9(1)·S9(2）=1时（即两者同为高电平）实现置9功能，此时Q3Q2Q1Q0=1001，且与时钟脉冲信号CP无关.2.2 清零功能R0(1)、R0(2）为异步清0端，如果S9(1)·S9(2）=0（S9(1)、S9(2）至少有一个是低电平)，当R0(1)·R0(2）=1时（即两者同为高电平）实现清零功能，此时Q3Q2Q1Q0=0000，与时钟脉冲信号CP无关.2.3 计数功能只有当S9(1)·S9(2）=0，R0(1)·R0(2）=0时才可实现计数功能.当时钟脉冲信号从CP0（下降沿有效）输入，只有触发器F0工作，其它三个触发器不工作，Q0端为输出端，构成1位二进制计数器（M=2），是一个二分频电路.当时钟脉冲信号从CP1（下降沿有效）输入，此时触发器F0不工作，F1、F2、F3工作，输出端为Q1、Q2、Q3，构成5位进制计数器（M=5），是一个五分频电路.当时钟脉冲信号从CP0输入，并将Q0与CP1相连（即CP1=Q0），输出端为Q0、Q1、Q2、Q3，则构成一个8421BCD码的异步十进制计数器.电路如图4所示.当时钟脉冲信号从CP1输入，并将Q3与CP0相连（即CP0=Q3），输出端为Q0、Q1、Q2、Q3，则构成一个5421BCD码的异步十进制计数器.综上所述，74LS290的功能表如表1所示.3 用74LS290设计任意进制的计数器利用脉冲反馈法获得N进制计数器，用S0、S1、S2…SN表示输入0、1、2、…、N个计数脉冲CP时计数器的状态.N进制计数器的计数工作状态应为N个：S0、S1、S2…SN-1，在输入第N个脉冲CP后，通过控制电路利用SN产生一个有效置0信号，送给异步置0端，使计数器立即置0，即实现了N进制计数.3.1 构成比模十小的任意进制计数器采用脉冲反馈法，如需设计N进制计数器，就把N对应的BCD码中为“1”的输出端进行“与”运算，结果接到74LS290的R0(1)、R0(2)端即可.以下是用一片74LS290构成一个七进制计数器的具体方法：首先将74LS290构成8421BCD码十进制计数器.再用脉冲反馈法.因N=7，对应的BCD码SN=0111，令R0(1)=R0(2)=Q2Q1Q0（Q2Q1Q0通过一个与门与R0(1)、R0(2)相连），按图5连线.当Q3Q2Q1Q0=0111时，迅速复位到0000，然后又开始从0000状态计数.0111状态出现的时间极短，通常只有10ns左右，并不能看到.因而我们认为该电路是一个实现从0000~0110的七进制计数器.3.2 构成大容量计数器第一步：采用级联的方法，将多个集成计数器串联起来，扩大计数器的容量.74LS290没有专门的进位信号输出端，可以用本级的高位输出信号驱动下一级计数器.第二步：采用脉冲反馈法获得所需的计数器.以下是用两片74LS290构成一个84进制计数器的具体方法：首先将每块74LS290按8421BCD十进制方式连线，分别代表个位和十位.然后设计计数到84返回清零.由于N=84，对应的BCD码SN=10000100，当十位计到8，个位计到4时，在下一计数脉冲下降沿到来后个位、十位计数器均复位到0，从而完成84进制计数的功能.电路如图6所示.4 结论74LS290的功能很强，利用脉冲反馈法，适当改变连线、配合门电路就可以灵活地构成任意进制的计数器.如果要构成的计数器容量为1位数，用一片74LS290；如果要构成的计数器容量为两位数，则要用两片74LS290；如要构成更大容量的计数器只需适当地增加74LS290的数量即可.电路结构较为简单，应用广泛.参考文献：〔1〕胡晓光.数字电子技术基础[M].北京:高等教育出版社,2010.〔2〕余孟尝.数字电子技术简明教程[M].北京:高等教育出版社,2006.〔3〕张克农,宁改娣.数字电子技术基础[M].北京:高等教育出版社,2010.〔4〕王小海,祁才君,阮秉涛.集成电子技术基础教程[M].北京:高等教育出版社,2008.。