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第8章 基本逻辑电路设计_有限状态机

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有限状态机

有限状态机

1.1概述有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。

有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。

状态机特别适合描述那些发生有先后顺序或者有逻辑规律的事情，其实这就是状态机的本质。

状态机就是对具有逻辑顺序或时序规律的事件进行描述的一种方法在实际的应用中根据状态机的输出是否与输入条件相关，可将状态机分为两大类，即摩尔(Moore) 型状态机和米勒(Mealy) 型状态机。

Mealy型状态转移图1.2状态机的描述方法状态机的描述方法多种多样，将整个状态机写到１个always 模块里，在该模块中既描述状态转移，又描述状态的输入和输出，这种写法一般被称为一段式FSM 描述方法；还有一种写法是使用两个always 模块，其中一个always 模块采用同步时序的方式描述状态转移，而另一个模块采用组合逻辑的方式判断状态转移条件，描述状态转移规律，这种写法被称为两段式FSM 描述方法；还有一种写法是在两段式描述方法的基础上发展而来的，这种写法使用3 个always模块，一个always 模块采用同步时序的方式描述状态转移，一个采用组合逻辑的方式判断状态转移条件，描述状态转移规律，第三个always 模块使用同步时序电路描述每个状态的输出，这种写法称为三段式写法。

1.3 FSM的状态编码二进制码（Binary）和格雷码（Gray）属于压缩状态编码，这种编码的优点是使用的状态向量最少，但是需要较多的逻辑资源用来状态译码。

二进制码从一个状态转换到相邻状态时，可能有多个比特位发生变化，易产生中间状态转移问题，状态机的速度也要比采用其它编码方式慢。

格雷码两个相邻的码值仅有一位就可区分，这将会减少电路中相邻物理信号线同时变化的情况，因而可以减少电路中的电噪声。

Johnson码也有同样的特点，但是要用较多的位数。

独热码（One-hot）指对任意给定的状态，状态寄存器中只有l位为1，其余位都为0。

第八次课-8章状态机精选全文

第八次课-8章状态机精选全文

state<=s0; endcase end endmodule
z<=0;
三、基于状态机的设计要点
1．起始状态的选择
起始状态是指电路复位后所处的状态，选择一 个合理的起始状态将使整个系统简洁高效。有的 EDA软件会自动为基于状态机的设计选择一个最佳 的起始状态。
2．状态转换的描述
一般使用case语句来描述状态之间的转换， 用case语句表述比用if-else语句更清晰明了。
有限状态机类型 有限状态机的Verilog描述 有限状态机的设计要点
一、两种有限状态机
二、有限状态机的Verilog描述
描述对象：
当前状态、下一状态、输出逻辑
描述方式： 单过程、双过程、三过程
单过程描述方式： 放在一个过程中描述，相当于采用时
钟信号同步，克服输出产生毛刺。但输出 逻辑相对于双过程，要延迟一个时钟周期。
end end
s3: begin if(x==0)
begin state<=s0; z<=0;
end else begin
state<=s4; z<=1; end end
s4: begin if(x==0)
begin state<=s0; end else begin state<=s4; z<=1; end end default:
双过程描述方式： 一个过程 由时钟信号触发的时序过程
（当时钟发生跳变时，状态机状态发生变 化。一般用case语句检查状态机的当前状态； 另一过程是组合过程，对于摩尔型，输出 只与当前状态有关，因此只需用case语句即 可，对米里型，因与当前状态和输入都有 关，因此可用case 语句和 if组合进行描述。
Verilog 有限状态机设计(课堂PPT)

Verilog 有限状态机设计(课堂PPT)


begin
case( state )
state0:
out = 3'b001;
state1:
out = 3'b010;
state2:
out = 3'b100;
state3:
out = 3'b111;
default:
out = 3'b001;
endcase
end
endmodule
11
8.2 有限状态机的Verilog描述
begin if(clr) qout<=0;
//异步复位
else case(qout)
3'b000: qout<=3'b001;
3'b001: qout<=3'b010;
3'b010: qout<=3'b011;
3'b011: qout<=3'b100;
3'b100: qout<=3'b000;
default: qout<=3'b000; /*default语句*/
state2 = 2’b11, state3 = 2’b10; // 格雷码
always @( posedge clk or posedge clr ) begin
if( clr ) state <= state0; // 定义初态 state <= next_state; end
8
always @( state or start or step2 or step3 ) // 状态转换
EDA技术与应用
第八章 有限状态机设计
1
EDA技术第八章有限状态机设计

EDA技术第八章有限状态机设计

EDA技术第八章有限状态机设计有限状态机（Finite State Machine，简称FSM）是一种用于描述和建模系统行为的数学模型。

它可以将系统的行为抽象化为一个有限的状态集合和状态间的转移关系。

在EDA（Electronic Design Automation，电子设计自动化）技术中，有限状态机设计是一项关键技术，用于设计和实现数字电路中的控制逻辑。

有限状态机设计通常包括状态定义、状态转移关系以及输出逻辑的设计。

首先，需要明确定义系统的状态集合。

每个状态代表了系统在特定时间点的行为和状态。

状态可以是简单的布尔值，也可以是复杂的数据结构。

在有限状态机设计中，对状态的定义要具体明确，以便于后续的状态转移关系和输出逻辑的设计。

接下来，需要定义状态间的转移关系。

转移关系决定了系统在不同状态间的切换条件和方式。

可以通过绘制状态转移图或者使用状态转移表的方式来描述状态间的转移关系。

状态转移关系需要保证系统在任意时间点都有确定性的行为，即从一个状态到另一个状态的转移是唯一确定的。

最后，需要设计输出逻辑。

输出逻辑定义了系统在不同状态下的输出行为。

输出可以是控制信号，也可以是数据等其他形式。

输出逻辑的设计需要根据系统的需求和功能来确定，确保在不同状态下的输出能够满足系统的要求。

在有限状态机设计中，可以使用硬件描述语言（HardwareDescription Language，简称HDL）来实现系统的控制逻辑。

常见的HDL语言包括VHDL和Verilog。

通过使用HDL，可以将有限状态机的设计转化为硬件电路的实现，从而在芯片级别上实现系统的功能。

有限状态机设计在EDA技术中起到了至关重要的作用。

它可以帮助工程师更好地理解和描述系统的行为，从而优化和改进设计。

同时，有限状态机设计可以提高设计的灵活性和可重用性，使得设计更易于维护和扩展。

总之，有限状态机设计是EDA技术中的关键技术之一、它通过定义状态集合、状态转移关系和输出逻辑，帮助工程师实现系统的控制逻辑。

EDA第八章 有限状态机设计

EDA第八章 有限状态机设计


DA Lab
图7-5 采样状态机结构框图
DA Lab
7.2.1 三进程有限状态机
【例7-2】 】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT (D :IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK ,STATUS : IN STD_LOGIC;--状态机时钟 状态机时钟CLK，AD574状态信号 状态信号STATUS 状态机时钟 ， 状态信号 LOCK0 : OUT STD_LOGIC; --内部锁存信号 内部锁存信号LOCK的测试信号 内部锁存信号 的测试信号 CS,A0,RC,K12X8 : OUT STD_LOGIC; --AD574控制信号 控制信号 Q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0)); --锁存数据输出 锁存数据输出 END AD574; ARCHITECTURE behav OF AD574 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN K12X8 <= '1'; LOCK0 <= LOCK ; COM1: PROCESS(current_state,STATUS) --决定转换状态的进程 决定转换状态的进程 接下页
DA Lab
状态机类型：
Moore状态机 输出仅为当前状态的函数 Mealy状态机 输出为当前状态和所有输入信号的函数 （同步输出）
第基本逻辑电路的VHDL设计PPT课件

第基本逻辑电路的VHDL设计PPT课件


y: OUT STD_LOGIC_VECTOR(2 downto 0));
END;
ARCHITECTURE one OF encoder8_3 IS
BEGIN
第10页/共99页
5.1 组合逻辑电路设计
5.1.2 编码器设计
1. 8线-3线编码器的VHDL描述
when “00000001”=>y<=“000”; -- 接上页
BEGIN
y1<=a and b;
--构成与门
y2<=a or b;
--构成或门
y3<= not a ;
--构成非门
y4<=a nand b;
--构成与非门
y5<=a nor b;
第-7-页构/共成9异9页或 门
5.1 组合逻辑电路设计
5.1.2 编码器设计 在数字系统中，常常需要将某信息变换为某
5.1 组合逻辑电路设计
5.1.4 加法器设计
图5.9 4位二进制全加器的RTL电路图
z: out std_logic_vector(3 downto 0));
end ;
architecture str of decode_24 is
Begin
with a select
z<="0001" when &#路设计
5.1.3 译码器设计 1. 2线- 4线译码器
图5.7 2线-4线译码器的仿真波形图
第18页/共99页
5.1 组合逻辑电路设计
5.1.3 译码器设计
2. 7段数码显示译码器设计
7段数码显示译码电路是一个组合逻辑 电路，通常的小规模专用集成IC，如74系列 或4000系列的器件只能作十进制BCD码译 码，然而数字系统中的数据处理和运算都是 2进制的，所以输出表达都是16进制的，为 了满足16进制数的译码显示，最方便的方法 就是利用译码程序在FPGA/CPLD中来实现。
第8章 Verilog有限状态机设计

第8章 Verilog有限状态机设计


always @(posedge clk or posedge clr)
//此过程定义状态转换
beginif(clr) qout<=0;
//异步复位
else case(qout)
3'b000: qout<=3'b001;
3'b001: qout<=3'b010;
3'b010: qout<=3'b011;
第8章 Verilog有限状态机设计
8.1 有限状态机(FSM)
有限状态机(Finite State Machine,FSM) 1、适于设计数字系统的控制模块，适于用
FPGA实现； 2、认为是组合逻辑和寄存器逻辑的特殊组 合，寄存器用于存储状态，组合逻辑用于状态 译码和产生输出信号；
8.1 有限状态机
位热码方式*/
/*状态编码，采用一
always @(posedge clk or posedge clr)
//此过程定义状态转换
begin
if(clr) state<=s0;
//异步复位

else case(state)

s0: state<=s1;

s1: state<=s2;

s2: state<=s3;

s3: state<=s4;

s4: state<=s0;

default: state<=s0; /*default语句*/

endcase
end
always @(state)
/*此过程产生输出逻辑*/
begin case(state)s4:z=1'b1;
有限状态机和时序逻辑电路

有限状态机和时序逻辑电路

有限状态机和时序逻辑电路
有限状态机和时序逻辑电路是数字电路设计中重要的概念。

有限状态机是一种模型，用于描述系统在不同状态下的行为。

它由状态集、转移函数和输出函数组成。

时序逻辑电路是一种电路，它的输出不仅取决于当前输入，还取决于之前输入的历史。

这些电路通常用于计数器、时序控制器等应用中。

在有限状态机中，状态是有限的，每个状态都有对应的行为和输出。

通过转移函数，状态可以从一个状态转移到另一个状态。

输出函数负责在每个状态中输出相应的值或信号。

有限状态机可以用于控制系统、序列检测等应用中。

时序逻辑电路是一种与时间有关的电路。

在这种电路中，输出不仅取决于当前输入，还取决于过去的输入。

这些电路可以用于计数器、时序控制器、存储器等应用中。

时序逻辑电路通常包括时钟信号、寄存器、计数器等元件。

总之，有限状态机和时序逻辑电路是数字电路设计中不可或缺的概念。

它们可以用于控制系统、序列检测、计数器、时序控制器等应用中。

熟悉这些概念对于数字电路设计师来说非常重要。

- 1 -。

verilog硬件描述语言(8)有限状态机

verilog硬件描述语言(8)有限状态机


其中、X码流的产生，我们采用了移位寄存器 的方式，以方便更改测试数据。仿真结果如下 图所示：
从波形中，我们可以看到程序代码正确地完成 了所要设计的逻辑功能。另外，sequence.v的 编写，采用了可综合的Verilog HDL 风格，它 可以通过综合器的综合最终实现到FPGA中。
.状态机的置位与复位
使用verilog语言进行状态机设计时， 需要注意的问题
• 建议采用case语句来建立状态机模型。 • 在有缺省状态的时候，要写上case语句的最后 一个分支：default。 • 在default分支中，应将状态变量的状态设为 什么？ • 为状态机设计异步或同步复位端。。
• 使用always块时要注意的问题：
下面我们通过一个例子来了解如何描述一个状 态机
• 下面的状态转移图表示了一个四状态的 有限状态机，它的同步时钟是Clock,输 入信号是 A 和 Reset,输出信号是 F 和 G。 • 状态的转移只能在同步时钟（Clock）的 上升沿时发生，往哪个状态的转移则取 决于目前所在的状态和输入的信号 （Reset 和 A）。
• else • case (state) • Idle: if (A) state <= Start; • Start: if (!A) state <= Stop; • Stop: if (A) state <= Clear; • Clear: if (!A) state <= Idle; • // default: state <= 2 ’bxx; • endcase
always @(posedge clk or negedge rst) if(!rst) begin state<=IDLE; end else casex( state) IDLE: if(x==1) begin state<=A; end
有限状态机要点课件

有限状态机要点课件


输入与输出的关系
输入与输出之间的关系可以是简单或 复杂的。在有限状态机中，输入通常 触发状态转移和/或输出结果的变化 。例如，在密码锁有限状态机中，输 入正确的密码会导致有限状态机进入 “已解锁”状态并打开门，而输入错 误的密码会导致有限状态机进入“锁 定”状态并保持门关闭。
03
有限状态机的实现方式
移的结果。
03
状态图的示例
一个简单的状态图可能包括开机、关机、待机等状态，以及相应的转移
和输入/输出。
转移图
转移图的定义
转移图是描述有限状态机从一个 状态转移到另一个状态的图形表 示法。转移图通常由状态、转移
条件和转移结果组成。
转移图的组成
转移图中的每个节点代表一个状 态，边缘代表从一个状态转移到 另一个状态的条件和结果。转移 条件通常是输入信号或内部事件
案例三：密码锁的实现方式
总结词
密码锁的实现方式也可以用有限状态机来描述。
详细描述
密码锁通常有一个特定的密码，当输入密码时，锁会处 于不同的状态。例如，当输入的密码与正确的密码匹配 时，锁会打开；否则，锁会保持关闭状态。此外，密码 锁还可以处于锁定状态，此时无法输入密码，需要先解 锁才能输入密码。这些状态之间的转换对应于不同的操 作，例如输入密码、锁定/解锁等。
特点
有限状态机具有有限个状态，每个状态对应系统的一个特定配置或模式。它根 据输入符号或事件的触发，从当前状态转移到下一个状态。
有限状态机的应用场景
01
02
03
04
硬件设计
用于描述数字电路的行为和交 互，以及逻辑电路的功能。
软件工程
用于设计模式识别、文本处理 、协议解析等算法，以及实现
状态转移逻辑。
实验八 利用有限状态机进行时序逻辑的设计

实验八 利用有限状态机进行时序逻辑的设计

实验八利用有限状态机进行时序逻辑的设计实验目的1．掌握利用有限状态机实现一般时序逻辑分析的方法；2．进掌握用V erilog编写的有限状态机的标准模板。

实验内容1．学习V erilog HDL 设计课件。

2．设计一个串行数据检测器。

要求是：连续4个或4个以上为1时输出为1，其他输入情况下为0。

实验原理参考V erilog HDL 学习课件。

在数字电路中已经学习过通过建立有限状态机来进行数字逻辑的设计，而在V erilogHDL硬件描述语言中，这种设计方法得到进一步的发展。

通过V erilog HDL 提供的语句，可以直观地设计出更为复杂的时序逻辑的电路。

关于有限状态机的设计方法在教材中已经作了较为下面是一个简单指令译码电路的设计示例。

该详细的阐述，在此就不赘述了。

下例是一个简单的状态机设计，功能是检测一个5位二进制序列“10010”。

考虑到序列重叠的可能，有限状态机共提供了8个状态（包括初始状态IDLE）。

模块源代码：//----------文件名seqdet.v----------------module seqdet(x,z,clk,rst,state);input x,clk,rst;output z;output[2:0] state;reg[2:0] state;wire z;parameter IDLE=`d0,A='d1,B='d2,C='d3,D='d4,E='d5,F='d6,G='d7;assign z=(state==E&&x==0)?1:0;always @(posedge clk) if(! rst)beginstate<=IDLE;endelsecasex(state)IDLE:if(x==1)begin state<=A;endA:if(x==0)beginstate<=B;endB:if(x==0)beginstate<=C;endelsebeginstate<=F;endC: if(x==1)beginstate<=D;endelsebegnstate<=G;endD:if(x==0)beginstate<=E;endelsebeginstate<=A;endE:if(x==0)beginstate<=C;endelsebeginstate<=A;endF:if(x==1)beginstate<=A;endelsebeginstate<=B;endG:if(x==1)beginstate<=F;enddefault:state=IDLE;endcaseendmodule实验步骤1．在教师的指导下，学习V erilog HDL课件。

有限状态机的设计


-- Moore output definition using pres_state only outputs: process (pres_state) begin case pres_state is when st0 => data_out <= '1'; when st1 => data_out <= '0'; when st2 => data_out <= '1'; when st3 => data_out <= '0'; when st4 => data_out <= '1'; when others => data_out <= '0'; end case; end process outputs; end behave;
有限状态机的设计
7、有限状态机的设计
输入 数据单元 输出
时钟 控制单元 复 位
数字系统的组成框图
• 数据单元：保存运算数据和运算结果的 寄存器及完成运算的组合电路。 • 控制单元：产生控制信号序列。 微程序控制单元 硬件实现的控制单元（有限状态机）
7、有限状态机的设计
有限状态机由三部分组成： （1）. 当前状态寄存器：是用来保存当前状态矢量的一 组n比特的触发器，这组触发器由一个时钟信号驱动。 长度为n比特的状态矢量具有2n 个可能状态，称为状态 编码。通常并不是所有的2n个都需要，所以在正常操作 时就不能出现未使用的状态。或者说，具有m个状态的 有 限 状 态 机 至 少 需 要 log2 （ m ） 个 状 态 触 发 器 。 在 VHDL设计有限状态机时一般采用枚举类型来定义状态 机的状态。 （2）. 下一个状态逻辑：有限状态机在任何给定时刻只 能处于一个状态，只有在时钟的有效沿上才从当前状态 转移到下一个状态。这个转换过程是由“下一个状态逻 辑”确定的，下一个状态是状态机的输入和当前状态的 函数。在VHDL设计有限状态机时一般由一个进程实现， 进程的敏感信号为当前状态和状态机的输入。

EDA技术实用教程Verilog四版第8章

第8章有限状态机设计技术有限状态机及其设计技术是实用数字系统设计中的重要组成部分，也是实现高效率、高可靠和高速控制逻辑系统的重要途径。

广义而论，只要是涉及触发器的电路，无论电路大小，都能归结为状态机。

因此，对于数字系统设计工程师，面对的只要是时序电路设计，状态机的概念则是必须贯穿于整个设计始终的最基本的设计思想和设计方法论；只有从电路状态的角度去考虑，才能从根本上把握可靠，高效的时序逻辑的设计关键。

在现代数字系统设计中，状态机的设计对系统的高速性能、高可靠性、稳定性都具有决定性的作用。

读者对于此章的学习必须给于高度的关注。

有限状态机应用广泛，特别是对那些操作和控制流程非常明确的系统设计，在数字通信领域、自动化控制领域、CPU设计领域以及家电设计领域都拥有重要的和不可或缺的地位。

尽管到目前为止，有限状态机的设计理论并没有增加多少新的内容，然而面对先进的EDA工具、日益发展的大规模集成电路技术和强大的硬件描述语言，有限状态机在其具体的设计和优化技术以及实现方法上却有了许多新的内容和新的实现方法。

本章重点介绍用Verilog设计不同类型有限状态机的方法，同时考虑EDA工具和设计实现中许多必须重点关注的问题，如优化、毛刺的处理及编码方式等方面的问题。

8.1 Verilog状态机的一般形式就理论而言，任何时序模型都可以归结为一个状态机。

如只含一个D触发器的二分频电路或一个普通的4位二进制计数器都可算作一个状态机；前者是两状态型状态机，后者是16状态型状态机，都属于一般状态机的特殊形式。

但这些并非出自明确的自觉的设计目的和合理的状态机设计方案而导致的时序模块，未必能成为一高速、高效、稳定、控制流畅、修改便捷和功能目标明确的真正意义上的状态机。

基于现代数字系统设计技术自觉意义上的状态机的HDL表述形态和表述风格具有一定的典型性和格律化。

正是据此，现代EDA的综合器能从不同表述形态的HDL程序中轻易地萃取出（Extract）状态机设计，并加以多侧面多目标和多种形式的优化；甚至还能能动地改变、脱离甚至不遵从设计程序文字上的表述，而按照综合器自己的方式去优化状态机的设计。

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IF RD = '0' THEN C_S <= S0; ELSIF CLK'EVENT AND CLK = '1' THEN C_S <= N_S; END IF; END PROCESS; --以下为组合逻辑进程，实现状态转移逻辑和输出逻辑 PROCESS(DIN,C_S) BEGIN CASE C_S IS WHEN S0 => --状态S0 IF DIN = '0' THEN N_S <= S0; --DIN=’0’时,次状态为S0 ELSE N_S <= S1; --否则次状态为S1 END IF; DOUT <= ‘0’; --状态S0时输出’0’ WHEN S1 => IF DIN = '0' THEN N_S <= S1; ELSE N_S <= S2; END IF; DOUT <= '0'; --状态S0时输出’0’
工作过程：
READY有效 控制器开始工作并在下一个时钟 周期到来时判断本次工作是读还是写操作（若 READ_WRITE高电平为读，低电平为写） 控制器 的输出写使能信号 WE 在写操作中有效，而读使能信 号RE在读操作中有效。 读写完毕后READY无效标 示本次处理任务完成，回到空闲状态。
设计步骤
END example;
实例：一个MOORE型有限状根据微处理 器的读周期或者写周期，分别对存储器输出写使能信 号WE和读使能信号RE。该控制器的输入信号有三个： 微处理的准备就绪信号 READY ，微处理的读写信号 READ_WRITE和时钟信号CLK。
BEGIN PROCESS(CLK,RD) --寄存器进程，上升沿跳转 BEGIN IF RD='0' THEN C_S<=S0; ELSIF CLK'EVENT AND CLK='1' THEN C_S<=N_S; END IF; END PROCESS;
PROCESS(DIN,C_S) --状态逻辑及输出逻辑 BEGIN CASE C_S IS WHEN S0=> --状态S0 IF DIN='0' THEN --DIN为‘0’时 N_S<=S0; --次状态为S0 DOUT<='0'; --DOUT为‘0’ 输出跟当前状态和 ELSE --DIN为‘1’时， 输入的DIN都有关 N_S<=S1; --次状态为S1 DOUT<='1'; --DOUT为‘1’
If(cnt = 0 OR Subway=‘0’)
交通灯作业
1、用VHDL语言设计实现上述交通灯，用实验板模拟： （1）实验板上一个按钮开关模拟次干道是否有车等待，例如，按钮按下表 示次干道有车等待通过，松开则表示无车等待通过。 （2）“红”、“绿”、“黄”灯的状态可组合为3位二进制表示，如红灯亮 表示为：“100”，黄灯亮：“010”，绿灯亮：“001”（十进制分别为 “4”、“2”、“1”），可以用一个数码管显示。 （3）上述主干道和次干道的信号灯状态分别用一个数码管显示，计时则用 另两个数码管显示。 上交形式： （1）word文档编排好程序（附调试结果照片，其中至少要有一张是有学生 证摆在一起照的，要求能清晰分辨姓名、学号），并转换为pdf格式，上传 到课程邮箱的“交通灯作业 ”文件夹。文档命名格式为“姓名_学号_交通 灯作业” 。 （注意：附件只能是pdf文档，不能压缩打包，以方便浏览）。
else
next_state<=read;
end if; when write=>we<=‘1’;re<=‘0’； if (ready=‘0’) then next_state<=idle; else next_state<=write; end if; end case; End process;
WHEN S3=> --状态S3 IF DIN='0' THEN --DIN为‘0’时， N_S<=S3; --次状态为S3 DOUT<='0'; --DOUT为‘1 ELSE --DIN为‘1’时， N_S<=S1; --次状态为S1 DOUT<='1'; --DOUT为‘1’ END IF; END CASE; END PROCESS;
有限状态机分为两类： Moore型----输出信号仅与当前状态有关
Mealy型----输出信号不仅与当前状态有关，还与输入信号有关
Moore 状态机（例）
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY moore IS PORT( CLK,RD,DIN: IN STD_LOGIC; DOUT: OUT STD_LOGIC ); END MOORE; ARCHITECTURE example OF MOORE IS TYPE S_M IS (S0,S1,S2,S3); --定义枚举类型，4种状态 SIGNAL C_S: S_M; --定义当前状态信号 SIGNAL N_S: S_M; --定义次状态信号 BEGIN PROCESS(CLK,RD) –状态寄存器进程，上升沿跳转 BEGIN --在每个上升沿将次态赋给当前状态
主干道
次干道
MGSR If (Subway=‘1’ AND cnt = 0) If (cnt = 0) cnt <= 5 MYSR MRSY cnt <=25 cnt <= 5 MRSG If (cnt = 0) 状态含义:
cnt <= 45
M:主干道
S:次干道 G:绿灯亮
Y:黄灯亮
R:红灯亮 如: “MGSR”表 示主干道绿灯亮， 次干道红灯亮
第八章 基本逻辑电路设计 之有限状态机
有限状态机
finite-state machine, FSM，又称有限状态自动机，简称状 态机，是表示有限个状态以及在这些状态之间的转移和动 作等行为的数学模型。 在数字电路系统中，是一种输出取决于过去输入部分和 当前输入部分的时序逻辑电路。
下图示意了有限状态机的状态转移图。
状态转移图表明了有限状态机的状态和转移条件。
Ready=‘0’
idle
Ready=‘1’
decision
Read_write=‘1’ Read_write=‘0’
read
Ready=‘1’
write
Ready=‘1’
3.状态机的输出逻辑 所处状态 idle decision read write re 0 0 1 0 we 0 0 0 1
可见：Moore状态机的-输出信号仅与当前状态有关， 与输入信号无关。
Mealy 状态机（例）
LIBRARY IEEE; -USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; --USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MEALY IS -- 实体声明 PORT( CLK:IN STD_LOGIC; --输入时钟信号 RD:IN STD_LOGIC; --异步复位信号 DIN:IN STD_LOGIC; --输入信号 DOUT:OUT STD_LOGIC --输出信号 ); END MEALY; ARCHITECTURE example OF MEALY IS --结构体声明 TYPE S_M IS (S0,S1,S2,S3); --定义枚举类型 SIGNAL C_S:S_M; --定义当前状态信号 SIGNAL N_S:S_M; --定义次状态信号 BEGIN
END IF; WHEN S1=> --状态S1 IF DIN='0' THEN --DIN为‘0’时， N_S<=S0; --次状态为S0 DOUT<='0'; --DOUT为‘0’ ELSE --DIN为‘1’时， N_S<=S2; --次状态为S2 DOUT<='0'; --DOUT为‘0’ END IF; WHEN S2=> --状态S2 IF DIN='0' THEN --DIN为‘0’时， N_S<=S2; --次状态为S2 DOUT<='1'; --DOUT为‘1’ ELSE --DIN为‘1’时， N_S<=S3; --次状态为S3 DOUT<='0'; --DOUT为‘0’ END IF;
4.用VHDL语言进行描述
Library ieee; Use ieee.std_logic_1164.all; 枚举类型数据 Entity store_controller is 的定义，定义 port ( ready : in std_logic; 了 一 个 叫 clk : in std_logic; state_type 的数 read_write : in std_logic; 据类型 we, re : out std_loigc); End store_controller; Architecture state_machine of store_controller is type state_type is ( idle, decision, read, write ); 定义了两个 signal present_state, next_state : state_type; 个中间状态 Begin 信号，是 State_transfer: state_type 的 process( prestent_state, ready, read_write ) 数据类型 begin
S/DOUT DIN=‘0’
S0/0
DIN=‘0’
S3/1