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第三章 集成电路版图设计基础

第三章 集成电路版图设计基础


§3-1 版图设计规则
设计规则与厂家的技术水平和设备条 件密切相关，它不是正确与不正确实现集 成电路的严格界限，但是由于它包含了一 定的工艺容差，遵循它进行版图设计可以 保证集成电路高概率地正确实现。
2021/3/30
韩良
2
集成电路设计原理
电子科学与技术
3.1.1 工艺层
数据保存和处理时与图形的直观性
活划分多个N阱，避免同类器件过于集中影响布线。
•其它类型器件是否需要设立独立的阱，可以参照电隔 离原则确定。
2021/3/30
韩良
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集成电路设计原理
3.2.3 压焊点的排布
电子科学与技术
（1）排布形状：压焊点是芯片与封装管腿相连接用 的输入/输出端口（I/O），一般分布在芯片四周。
•I/O较少时通常采用嵌入式 （embed）
3.1.2 几何设计规则
（2）几何图形的最小宽度
宽度是指一个封闭几何图形 自身内边与边之间的距离。
电子科学与技术
最小宽度是指在保证质量的前提下工艺所能加工出的 图形最小宽度。
例如：发射区扩散最小宽度 隔离扩散区的最小宽度
N阱最小宽度
N+有源区最小宽度
引线孔最小宽度
金属最小宽度等。
2021/3/30
韩良
地址寄存存器储阵译控列码制
些 按信主息次进 关行 系每 进个 行单布元的内码部 其它控制电路 加法
布 局局设。计。
控制
寄存器组 地址加法器
•最后从最小的子单元开始设计，这就是自上而下分
层布局-自下而上版图设计的设计方法。
2021/3/30
韩良
27
集成电路设计原理
3.2.5 布线层
版图设计课件 PPT

版图设计课件 PPT


一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(3)掺杂：在半导体基片的一定区域掺入一定浓度的杂质 元素，形成不同类型的半导体层，来制作各种器件。掺 杂工艺主要有两种：扩散和离子注入。
扩散：在热运动的作用下，物质的微粒都有一种从高浓 度的地方向低浓度的地方运动的趋势。在IC生产中，扩 散的同时进行氧化。
结论：对采用PN结隔离的双极IC基本工艺，与制作NPN 晶体管的基本工艺相比，只需增加外延工艺，当然工艺步 骤要增加不少。
一、双极集成电路工艺的基本流程
PN结隔离双极IC工艺基本流程
衬底材料(P型硅)－ 埋层氧化－埋层光刻 －埋层掺杂(Sb)外延 (N型硅)隔离氧化－隔离光刻 －隔离掺杂(B)－ 基区氧化－基区光刻 －基区掺杂(B)和发射区氧化－
一、双极集成电路工艺的基本流程
工艺类型简介
按照制造器件的结构不同可以分为： 双极型：由电子和空穴这两种极性的载流子作为在有源
区中运载电流的工具。 MOS型：PMOS工艺、NMOS工艺、CMOS工艺 BiCMOS集成电路：双极与MOS混合集成电路
按照MOS的栅电极的不同可以分为： 铝栅工艺、硅栅工艺（CMOS制造中的主流工艺）
(2) 光刻2：场氧光刻，又称为有源区光刻。将以后作为有源区区域的 氧(3化) 氧层化和氮层化生硅长层。保在留没，有其氮余化区硅域层的保氧护化的层区和氮化硅全部去除。 域（即场区）生长一层较厚的氧化层。图中 表面没有氧化层的区域即为有源区。
三、CMOS集成电路工艺流程
3. 生长栅氧化层和生成多晶硅栅电极 确定了有源区以后，就可以制作MOS晶体管。首先按下述步骤生长栅 氧化层和制作栅电极。 (1) 生长栅氧化层。去除掉有源区上的氮化硅层及薄氧化层以后，生长 一层作为栅氧化层的高质量薄氧化层。 (2) 在栅氧化层上再淀积一层作为栅电极材料的多晶硅。 (3) 光刻3：光刻多晶硅，只保留作栅电极以及起互连作用的多晶硅。 光刻后的剖面图如图所示。
第二讲 版图设计基础xin

第二讲 版图设计基础xin

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要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
36
图1.10
37
CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼 容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏 源p+区离远一些，使pnp，抑制Latch-up，尤其是输 出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能 将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温 度分布是否合理。
41
（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂——导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4） 因为，金属对光得反射能力强，使得光刻 时难以精确分辨金属边缘。应适当留以裕量。
m1
55
须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。
模拟集成电路版图设计基础

模拟集成电路版图设计基础


这就需要我们绘制版图, 生产商拿到版图生成的 cdl文件就明确了！
一、什么是版图？
• 版图是一组相互套合的图形,各层版图相应于不 同的工艺步骤,每一层版图用不同的图案来表示, 版图与所采用的制备工艺紧密相关. • 版图设计：根据逻辑与电路功能和性能要求以及 工艺水平要求来设计光刻用的掩膜版图,是集成 电路设计的最终输出.
为例 NMOS管,做在P衬底上,沟
道为P型,源漏为N型 2> 包括层次： NIMP,N+注入 DIFF,有源区 Poly,栅
NMOS版图
五、版图的组成
1.1MOS管
1> PMOS管 以TSMC,CMOS,N单阱工艺
为例 PMOS管,做在N阱中,沟道
为N型,源漏为P型 2> 包括层次：
NWELL,N阱 PIMP,P+注入 DIFF,有源区 Poly,栅 M1,金属
离子注入 SiO2
集成电路工艺基础
以上每道工序都是需要掩膜 版的,那掩膜版的大小怎么定
呢？如何精确呢？
P-Si N＋ (e)
P-Si
N＋
(f)
SiO2 〔5 淀积SiO2, 将整个结构用SiO2覆盖起来, 刻出与
淀积SiO2
源区和漏区相连的接触孔. 〔6 把铝或其它金属蒸上去, 刻出电极及互连线
铝电极引出 SiO2 (场氧)
九、版图的艺术
1.模拟版图和数字版图的首要目标 2.首先考虑的三个问题 3. 匹配
3.1 匹配中心思想 3.2 匹配问题 3.3 如何匹配
九、版图的艺术
1. 模拟电路和数字电路的首要目标 2. 模拟电路关注的是功能 3. 1> 电路性能、匹配、速度等 4. 2> 没有EDA软件能全自动实现,所以需要手工处理
集成电路模拟版图设计基础

集成电路模拟版图设计基础


GND
电路图
版图
第一部分：了解版图
2. 版图的意义： 3. 1）集成电路掩膜版图设计师实现集成电路制造
所必不可少的设计环节，它不仅关系到集成电路 的功能是否正确，而且也会极大程度地影响集成 电路的性能、成本与功耗。 4. 2）它需要设计者具有电路系统原理与工艺制造 方面的基本知识，设计出一套符合设计规则的 “正确”版图也许并不困难，但是设计出最大程 度体现高性能、低功耗、低成本、能实际可靠工 作的芯片版图缺不是一朝一夕能学会的本事。
第四部分：版图设计艺术
6）保证对称性 6.1 轴对称的布局 6.2 四角交叉布局 6.2.1 缓解热梯度效应和工艺梯度效应的影响 6.2.2 连线时也要注意对称性 同一层金属 同样多的瞳孔 同样长的金属线 6.3 器件之间、模块之间，尽量让所有东西布局对称 7）信号线匹配 7.1 差分信号线，彼此靠近，相同长度 7.2 寄生效应相同，延迟时间常数相同，信号上升下降时间相同 8）器件尺寸的选择 8.1 相同的宽度 8.2 尺寸大些 8.2.1 工艺刻蚀偏差所占的比例小些
2.1器件 2.1.2 电阻 选择合适的类型，由电阻阻值、方块电
阻值，确定 W、L；R=L/W*R0
电阻类型
电阻版图
第二部分：版图设计基础
2.1器件 2.1.3 电容
1) 电容值计算C=L*W*C0 2) 电容分类：
poly电容 MIM电容 基于单位面积电容值 MOS电容 源漏接地，基于栅电容， C=W*L*Cox
IC模拟版图设计
第三部分：版图的准备 必要文件 设计规则 DRC文件 LVS文件
第三部分：版图的准备
1. 必要文件 PDK *.tf display.drf DRC LVS cds.lib .cdsenv .cdsinit
集成电路版图基础

集成电路版图基础


DRC文件
第三部分：版图的准备
4. LVS文件
4.1 LVS: layout versus schematic， 用来进行版图与电路 图对比。 4.2 我们通常使用calibre 这个 工具来进行lvs 检查， 根据run 出来的错误提 示去改正版图，最后 清掉所有的lvs错误。
第三部分：版图的准备
第四部分：版图设计艺术
1.
模拟电路和数字电路的首要目标
模拟电路关注的是功能 1) 电路性能、匹配、速度等 2) 没有EDA软件能全自动实现，所以需要手工处理 数字电路关注的是面积 1) 什么都是最小化 2) Astro、appollo等自动布局布线工具
PMOS版图
第二部分：版图设计基础
以TSMC ,CMOS ,P型衬底单 Nwell工艺为例：NMOS的版 图包括以下层次的图形： NIMP (N+注入) DIFF（有源区） Poly （栅） CONT（过孔） Metal1 （金属） 以TSMC ,CMOS ,P型衬底单 Nwell工艺为例：PMOS的版 图包括以下层次的图形： Nwell （N阱） PIMP (P+注入) DIFF（有源区） Poly （栅） CONT（过孔） Metal1 （金属）
4.3 lvs command file 的设定： 1) 根据你的工艺以及需 求选择你所需要的验 证检查。 2) 选择用命令界面运行 LVS，定义查看LVS报 告文件及LVS报错个 数。
定义金 属层数 关闭ERC 检查
用命令跑 LVS的方式
LVS COMPARE CASE NAMES SOURCE CASE YES LAYOUT CASE YES
IC模拟版图设计
目录
第一部分：了解版图
版图设计基础new

版图设计基础new


绘图层
• • • • • • • • • • N阱层（N Well） 有源区层（Active） 多晶硅栅层（Poly） P选择层（P Select） N选择层（N Select） 接触孔层（Contact） 通孔层（Via） 金属层（Metal） 文字标注层（Text） 焊盘层（Pad）
N阱层（N well）
• 多晶硅接触孔：用来连接第一层金属和多晶硅栅，其形状 通常也是正方形
通孔：用于相邻两金属层的连接，其形状也是正方形。在面积允许 的情况下应尽可能多的打通孔 在版图设计中，接触孔只有一层，而通孔可能需要很多层。连接 第一层和第二层金属的通孔表示为V1，连接第二层和第三层金属的 通孔表示为V2
• 文字标注层 用于版图中的文字标注，目的是方便设计 者对器件、信号线、电源线、地线等进行 标注，便于版图的查看，尤其是在进行验 证的时候，便于查找错误的位置。在进行 版图制造的时候并不会生成相应的掩膜层 焊盘层 提供芯片内部信号到封装接脚的连接，其 尺寸通常定义为绑定导线需要的最小尺寸
active
poly
MASK poly
光刻胶 场氧 场氧 poly 场氧 SiO2
Pwell N well SiO2 P－type Si
MASK poly
光刻胶 场氧 场氧 poly 场氧 SiO2
Pwell N well SiO2 P－type Si
场氧
场氧
poly
场氧 SiO2
Pwell N well SiO2 P－type Si
接触孔层和通孔层
• 接触孔包括有源区接触孔（Active Contact）和多晶硅接 触孔（poly contact） • 有源区接触孔用来连接第一层金属和N+或P+区域，在版 图设计中有源区接触孔的形状通常是正方形。 • 应该尽可能多地打接触孔，这是因为接触孔是由金属形成， 存在一定的阻值，假设每个接触孔的阻值是R，多个接触 孔相当于多个并联的电阻
L-edit_版图绘制基础

L-edit_版图绘制基础


选中图形，按住中间滚轮键，拖动选 中对象到你想移动到的地方
原位复制一个所选 择的对象
对选中对象进行上 下镜像操作
17
Company name
生成一个新 的cell
18
Company name
19
Company name
20
Company name
21
Company name
很多设备都不能直 接处理.tdb格式的文件， 这就需要一种通用性好 中间文件格式进行转换 ，如：gds文件。
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Company name
图形编辑：可以改变对象的大小和形状，在多边形中添加顶点，以及 对对象进行切割、合并和掏空等操作。 改变对象的大小和形状：在编辑图形前首先要选中对象，然后用鼠标 中键在对象的边或顶点的距离等于或小于编辑范围时按下，然后拖动鼠标 ，可以改变对象的大小和形状。编辑范围在设计参数对话框中设置。 多边形中添加顶点：把鼠标指针放在任意角多边形的边上，按下Ctrl 和MOVE-EDIT键，拖动鼠标，鼠标指针所在边上的点将变为一个新的顶 点，并随鼠标指针移动。
30
Company name
Application为应用参数的设定： Workgroup用来指定设计组配置文件的路 径和名称；user用来指定设计者配置文件 的路径和名称。 General中编辑选项栏（Editing options） 中Paste to cursor指剪贴板上的图形粘贴到 鼠标指针上；Auto-panning指自动平移窗 口；Active-push rubberbanding指只需要定 义端点就可画出图形。 Toolbars中 Layer icon用于设置层定义区各 图标的尺寸，单位是像素；Drawing为设 定绘图模式。 Recently used file list：表示最近使用的文 件列表。 Keyboard用于设置键盘的热键。 Warning为警告框列表。 UPI为用户编程页面。
第14章版图设计基础(半导体集成电路共14章)

第14章版图设计基础(半导体集成电路共14章)


Ledit 版图工具简介
位置:桌面/tanner/ledit9/ ledit90
Ledit 窗口简介
图形选择
绘图区
鼠标各键的作用 层定义
鼠标移动精度设置： setup菜单下 鼠标移动精度设置：
design
1 Internal=0.001um
精度设置：Grid标签 精度设置：
1 locater=1um
如：传输门加法器中的功能块可分为异或门（非） 传输门加法器中的功能块可分为异或门（ 异或门 、和产生电路、进位产生电路 和产生电路、
大部分工作是调用基本单元进行连线单元间的连线
4.PAD单元
PAD单元部分包括： 单元部分包括： 单元部分包括 （1）绑定金属线所需的 ） 可靠连接区域 （2）ESD保护结构 ） 保护结构 （4）与内部电路相连的 ） 接口 （3）输入、输出缓冲器 ）输入、
M3
Via2
M2
via1
M1
键合点（ 键合点（PAD）
PAD.1 PAD.2 PAD.3.1
宽度 间距 顶层金属四周覆盖键合点距离
70 30 2.5
说明：实际版图中的pad都是有保护电路的，且厂商会 说明： 都是有保护电路的， 提供经过若干次实验的电路。 提供经过若干次实验的电路。
二、版图设计步骤(人工)
Mn.2 Vn.2 Vn.1 Mn.1 Vn.3
说明：实际版图中，顶层金属会有不同，间距和条宽都 说明：实际版图中，顶层金属会有不同， 会增加。 会增加。
过孔 ：
PAD 3.8 PAD.3.6 PAD.3.4 PAD.3.2 PAD.3.1
Vn.1 Vn.2 Vn.3
过孔尺寸 过孔间距 金属条两边覆盖过孔 （所有金属层）
版图设计培训资料

版图设计培训资料

3. 版图编辑器
5) virtuoso编辑器 --版图层次显示（LSW）
技术中心内部资料
26
第二部分：版图设计基础
3. 版图编辑器
6) virtuoso编辑器 --版图编辑菜单
技术中心内部资料
27
第二部分：版图设计基础
3. 版图编辑器
7) virtuoso编辑器 --显示窗口
技术中心内部资料
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7) virtuoso编辑器--CDL输出
技术中心内部资料
37
第二部分：版图设计基础
5. 了解工艺厂商
GLOBALFOUNDRIES
HHG —华虹宏力
--中芯国际 CSMC – 华润上华 FMIC—深圳方正 TSMC -- 台积电 UMC -- 台联电 Winbond -- 华邦 先锋 比亚迪 新进 厦门集顺 无锡和舰
3. 版图编础
3. 版图编辑器
cell
3) virtuoso编辑器-- 建立
CIW窗口
技术中心内部资料
24
第二部分：版图设计基础
3. 版图编辑器
4) virtuoso编辑器--工作区和层次显示器
LSW
技术中心内部资料
工作区域
25
第二部分：版图设计基础
2.2互连
1) 典型工艺

CMOS N阱 1P4M工艺剖面图
连线与孔之间的连接
技术中心内部资料 21
第二部分：版图设计基础
3. 版图编辑器
建立LIBRARY
1) virtuoso编辑器
CIW窗口
技术中心内部资料
22
第二部分：版图设计基础
2) virtuoso编辑器--Library manager
版图_基础篇

版图_基础篇

版图_基础篇版图设计基础篇----invert1、虚拟机如下2、打开虚拟系统(预先将装好软件的虚拟系统拷贝到电脑中，拷贝的盘格式格式化为NTFS 格式)3、Power on4、点击Power on this virtual machine，等待。

5、进⼊linux ⽤户名root 密码 mimamima6、显⽰桌⾯7、打开终端，右键选择open terminal8、Ls查看⽬录9、进⼊PDK⽂件夹 cd chrt1810、打开cadence icfb11、新建（打开(osc中有我做的例⼦)）原理图12、File new library13、Name 选择attach to an existing techfile14、选择chrt18rf15、选择cellview16、选择刚新建的library，⾃命名cell name17、按i添加元件，或者选择add instance18、按browse选择选择library19、我们⼀般选择chrtbase和chrt18rf⾥的元器件，依次往右选，如上选择了chrtbase中MOS管，型号nmos-1p8，最后⼀栏选symbol，然后回到virtuoso schematic editing，点击左键即选中了该元件如下图20、选中器件按字母Q可以修改器件的属性，多MOS管⽽⾔⼀般是W，L，fingers，同样的⽅法选择其他器件修改属性。

21、save连线；左侧这⼏个功能经常⽤到22、 C 复制，p 添加pin（输⼊输出接⼝如下）23、输⼊四个pin name以空格隔开，direction 选择inputoutput，点击hide在virtuoso schematic editing原理图中合适位置依次点击⿏标左键放置pin，然后连线如下图。

Save ⾄⽆错。

24、⽣成cellview供仿真调⽤，如下选择cellview，ok，ok，关闭⽣成的cellview和原理图invert25、可如下修改user preferences26、修改成10次，这个画错了，可以按u回到上⼀步，可回10步27、再新建⼀个原理图⽤来做前仿（原理图级仿真）28、这回可以在我们⾃⼰建的库⾥调出刚才画的反向器invert，⽅法同其他器件的添加，只是库选择mmlinvert，可按R再电击invert旋转器件。

版图设计规则(最新版).ppt


设计规则(design rule)
•TSMC_0.35μm CMOS工艺中各版图层的线条最小宽 度
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
TSMC_0.35μm CMOS工艺版图 各层图形之间的最小间距
设计规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，
DRC规则文件
saveDerived 语句输出坏的接触孔图形到错 误层中。
举例： saveDerived( geomAndNot( W1 geomOr( TO GT ) ) "Contact not inside Active or Poly" ) saveDerived( geomAndNot( W1 A1 ) "Contacts not covered by Metal" ) drc( W1 width < 4.0 "Contact width < 4.0" ) drc( W1 sep < 2.0 "Contact to Contact spacing < 2.0" ) drc( TO W1 enc < 1.5 "Contact inside Active < 1.5" )
；接触孔
A1 = geomOr( "A1" )
；铝线
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
DRC规则文件
geomAnd（）把括号内层次“与”之后再 赋给前面的新层次。

版图设计基础

例：Min.M1 Enclosure for V1:0.01 μm 第一层金属的边缘要超出通孔边缘0.01μm
• 交叠规则
• 两层之间交叠的最小尺寸。交叠规则定义 的两层为不同的层。
• 两层交叠，并且一层要伸出另一层的最小 尺寸
• 两层交叠，两层之间的最小尺寸
设计规则举例 • N阱层相关的设计规则及其示意图
• P+、N+有源区层相关的设计规则及其示意图
• Poly层相关的设计规则及其示意图
• Contact层相关的设计规则及其示意图
• Metal层相关的设计规则及其示意图
• Pad层相关的设计规则及其示意图
二、几何设计规则 －举例及问题讨论
当给定电路原理图设计其版图时，必须根据 所用的工艺设计规则，时刻注意版图同一层上 以及不同层间的图形大小及相对位置关系。然 而对于版图设计初学者来说，第一次设计就能 全面考虑各种设计规则是不可能的。为此，需 要借助版图设计工具的在线设计规则检查 （DRC）功能来及时发现存在的问题。
为了工艺上按比例缩小或版图编辑的需要， 合并接触采用图4.9（a）所示的分离式接触结 构，而不采用图4.9（b）的合并长孔结构。
版图的验证
• 版图设计完成后，还需要进行一系列的检 查和验证。
• 版图的验证包括：设计规则检查（DRC）、 电学规则检查（ERC）、版图参数提取以 及电路图与版图一致性检查（LVS）
• CIF格式 用文本命令来表示掩膜分层和版图图形，通过对 基本图形的描述、图形定义描述、附加图样调用 功能，可以实现对版图的层次性描述。采用字符 格式，可读性较强
EDIF格式 是电路的一种二进制描述，带有电路的单元符号 （symbol）信息，也是纯文本，主要用于电路数 据交换。EDIF文件可读性强

集成电路版图基础

2.2互连
2.2.1金属
金属连线: Metal1，Metal2，Metal3，Metal4……
2.2.2 通孔
用来连接各层金属的过孔: cont， Via1，Via2，Via3……
第二部分：版图设计基础
典型工艺：CMOS N阱 1P4M工艺剖面图
连线与孔之间的连接
第二部分：版图设计基础
3. 版图编辑器
第一部分：了解版图
4. 版图的工具：
– Cadence
Virtuoso Dracula Assura Diva
– Mentor
calibre
– Spring soft
laker
第一部分：了解版图
5. 版图的设计流程
熟悉所选foundry的工艺文件（Design rule） 查看电路，理解电路(跟designer充分沟通) 对电路按照Design rule来进行版图设计 对设计好的版图模块进行DRC/LVS 的verify
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程

chapter 5 CMOS版图设计基础


5.1 版图设计入门
版图设计的目标
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成 本 尽可能缩短连线，以减少复杂度，缩短延 时、改善可靠性
5.1 版图设计入门
版图编辑
EDA工具的作用 工具的作用
规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）
规则检验
版图与电路图一致性检验（LVS，Layout Versus Schematic） 设计规则检验（DRC，Design Rule Checker） 电气规则检验（ERC，Electrical Rule Checker）
2010-12-25
23
实验所采用的设计规则
表 ： 接 触 孔 规 则 规则 5.1 5.2a 5.2b 5.3 6.1 6.2 6.3 6.4 描述 Poly Contact Exact Size FieldPoly Overlap of PolyCnt Not-Exists: PolyCnt_not_on_Poly PolyContact to PolyContact Spacing Active Contact Exact Size FieldActive Overlap of ActCnt ActCnt to ActCnt Spacing Active Contact to Gate Spacing 规则类型 Exact width Surround Not exist Spacing Exact width Surround Spacing Spacing 2 2 1.5 2 2 lambda 2 1.5 5
截面图
有源区图形 有源区最小宽度 相邻有源区边与边 之间的最小间距
5.3 基本工艺层版图
掺杂硅区:n+ 掺杂硅区

版图设计基础


2. 设计规则

设计规则与性能 和成品率的关系

严格遵守设计规则可以极大地避免由于短路、断路 造成的电路失效和容差以及寄生效应引起的性能劣 化。 一般来讲，设计规则反映了性能和成品率之间可能 的最好的折衷。 设计规则并不是区分错误设计和正确设计的分界线。 遵守版图设计规则通常大大增加电路成品率的可能 性。 违反某些具体设计规则可使电路性能改进的可能性 也越大，这种改进可能是以牺牲成品率为代价的。

分析FET特性时

3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图
金属层1（Metal1）
金属层：与有源区接触
信号互连线 电源线、地线
Metal1至有源区 接触的最小间距
Metal1线的 最小宽度
3. 基本工艺层版图
金属层：多接触孔
2. 设计规则
最小宽度与最小间距（1）
2. 设计规则
最小宽度与最小间距（2）
2. 设计规则
距离周边最小距离
2. 设计规则
最短露头
2. 设计规则
通孔与接触孔
2. 设计规则
层间互连约束
Metal2不能直接 接有源区、多晶 硅
Metal1、Metal2、 poly不能直接对准
2. 设计规则
显影：光衍射导致边缘模糊化
违背设计规则带来的误差（1）
若两层掩膜未对准会产生问题，如金属塞图形与n+区未 对准会导致n+有源区与p型衬底之间发生短路
2. 设计规则
符合设计规则
违背设计规则带来的误差（2）
不符合设计规则 源、漏短路
符合设计规则

集成电路版图设计基础第4章：标准单元技术new


网格式布线系统要求的库设计规则 公用N阱：

典型的CMOS工艺通常都有一个关于N阱间距的规则，这个间距 要求很大，而晶体管的间距要求，要比N阱的间距小得多。 可以设计一个大的单个的N阱来节省空间。 N阱间距限制 晶体管间距限制
n well spacing device spacing
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basics of ic layout design
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ห้องสมุดไป่ตู้
网格式布线系统要求的库设计规则 对齐输入输出：


输入A和输出Z不能随意放臵。它们必须像所有的连线一样位于同 样的网格上。 保证标准单元的所有输入输出不仅在x网格上，还要在y网格上。 要保证自动布线软件在水平方向和垂直方向都能找到它们。 保证所有的库单元以及库单元内部的器件符合网格规则。
VDD P
A N VSS
Z
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网格式布线系统要求的库设计规则 高度固定，宽度可变：




为了保持结构的统一，所有的门都必须服从固定高度设臵。 如果需要有较大驱动能力的晶体管，只要使单元变宽并分割晶体 管使之能放在轨线之内就可以了。 最小单元高度由通过模拟得到的晶体管尺寸以及为库所选择的网 格决定。一般选择的高度要略大于这个最小高度，来作为电源线 和地线的布线沟道。 采用高度固定的库的优点：如将所有的门挨个摆放，电源线、地 线就很容易布线。
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物理单元建库与数据文件
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场氧
场氧
poly
场氧 SiO2
Pwell N well SiO2 P－type Si
Nwell Active
N well
Poly
P+ implant N+ implant Omicontact Metal
P+ implant active poly
MASK P+
光刻胶 场氧 场氧 poly 场氧 SiO2
多晶硅栅层 • 栅极通常用多晶硅来进行沉积。 • 多晶硅还可以用来生成电阻 • 互连，电阻较大，仅用于内部单元，防止 走线太长而增加电阻值
金属层
• 金属层在集成电路芯片中起到互连的作用 • 金属层数的多少表示了集成电路芯片的复杂程度 • 在版图设计中，金属层用线条来表示，线条拐角 可以是90也可以是45，不同金属通常用M1、M2、 M3等来表示，并用不同的颜色的线条来进行区别 • 用来进行电源线和地线的布线。在布电源线的时 候，金属线条的宽度通常要大于设计规则中定义 的最小宽度，防止电流过大将金属线条熔断，造 成断路现象
P select
Poly
Active contact
metal1
N well
PMOS晶体管的版图
active N select
P select
Poly
Active contact
metal1
NMOS晶体管的版图
• 集成电路中的电阻分为:无源电阻和有源电阻， • 无源电阻通常是采用掺杂半导体或合金材料制作而成 • 有源电阻则是将晶体管进行适当的连接和偏置，利用晶体管在不同的 工作区所表现出来的不同电阻特性来做电阻
接触孔层和通孔层
• 接触孔包括有源区接触孔（Active Contact）和多晶硅接 触孔（poly contact） • 有源区接触孔用来连接第一层金属和N+或P+区域，在版 图设计中有源区接触孔的形状通常是正方形。 • 应该尽可能多地打接触孔，这是因为接触孔是由金属形成， 存在一定的阻值，假设每个接触孔的阻值是R，多个接触 孔相当于多个并联的电阻
绘图层 •
版图设计师所需绘制版图的分层数目已经减小 到制版工艺所要求的最小数目，这个最小数目的 层称为绘图层。 • 绘图层数目的最小化，降低了CAD软件的计算 需求，减小了人为错误并简化了分层管理，生成 光学掩膜的掩膜层或者分层的形状有时会和绘图 层不同
•
掩膜层的层数可能比绘图层多很多。附加的掩 膜层是从绘图层中自动生成的。 • 为了适应制造工艺的变化，掩膜层的尺寸可能 会根据绘图层做一定的调整。这个调整会由制版 工艺自动生成。所提到的“层”，都是指绘图层
active
MASK Active 光刻胶
MASK active
Si3N4
SiO2
N well SiO2 P－type Si
MASK Active 光刻胶
MASK active 光刻胶 Si3N4 SiO2
N well SiO2 P－type Si
光刻胶
光刻胶 Si3N4 SiO2
N well SiO2 P－type Si
方块电阻： R=ρL/S=ρL/dW=(ρ/d)L/W R = ρ/d R=R L/W 方块电阻与半导体的掺杂水平和掺杂区的结深有关 对于集成电路来说，方块电阻是基本单位，量纲是Ω/ 只要知道材料的方块电阻，就可以根据所需要的电阻值计算 出电阻的方块数，即电阻条的长度和宽度比 栅极多晶：2-3 Ω/ ;金属：20-100m Ω/ 多晶：20-30 Ω/ ;扩散区：2-200 Ω/
版图设计过程
• 版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。 在一个规则形伏（一般为长方形）平面区域内 不重叠地布局多个模块（亦称部件），在各模 块之间按电路连接信息的要求逐行布线。版图 设计是从逻辑信息向几何信息的转换。
版图设计过程
（一）模块设计 • 芯片设计中最小的单位是元件，设计过程从元件，门， 基本单元，宏单元，芯片，从小到大进行。基本单元 和宏单元可视为模块。模块设计是最基本的环节。 （二）芯片规划 • 根据已知的模块数量和线网连接表来估算芯片面积， 其中模块大约占用一半，另一半用来作为布线通道。 三）布局 • 布局是指如何把各个模块合理地排布在芯片上，怎样 确定每个模块的最佳位置，以使占用芯片面积为最小 且布线结果又最好。
N+ implantaLeabharlann tivepoly光
MASK N+
光刻胶 场氧 场氧 poly 场氧 SiO2
Pwell N well SiO2 P－type Si S/D
omicontact
Nwell
Active Poly P+ implant N+ implant Omicontact Metal
N well
D G
I
VTP
O (b)
I IDS
VDS VGS VT
在模拟集成电路中MOS管可以做有源电阻，例如，把它的栅 极和漏极相连， MOS管始终处于饱和区就形成了一个非线性 电阻
• 集成电容 • * 两端元件，电荷的容器——Q=CV • * 最基本的无源元件之一，是电源滤波电路， 信号滤波电路，开关电容电路中必不可少 的元件
P+接地 PN结反 型隔离
P型衬底
N阱
（3）阱电阻 阱电阻就是一N阱条，两头进行N+扩散以进行接触。 阱电阻（N- Well）
P型衬底
N阱
（4）MOS集成电路中的有源电阻 利用MOS管的沟道电阻。所占的芯片面积要比其他电阻小 的多，但它是一个非线性的电阻（电阻大小与端电压有关）。
IDS I + V S (a) VTN V VGS D O G I S + V VGS V
P－type Si
MASK Pwell 光刻胶 SiO2 光刻胶
P－type Si
光刻胶 SiO2
光刻胶 SiO2
P－type Si
SiO2
SiO2
N well
P－type Si
N well Active
N well
Poly
P+ implant N+ implant Omicontact Metal
第四章
版图设计基础
版图设计的概念
版图(Layout)是集成电路设计者将设计并模拟 优化后的电路转化成的一系列几何图形，它包含 了集成电路尺寸大小、各层拓扑定义等有关器件 的所有物理信息。集成电路制造厂家根据这些信 息来制造掩膜。
版图是包含集成电路的器件类型、器件尺寸、器件之 间的相对位置及各个器件之间的连接关系等相关物理信息 的图形，这些图形由位于不同绘图层上的基本几何图形构 成。
P+ implant N+ implant active poly
omicontact
metal
Nwell Active Poly P+ implant
N well
N+ implant
Omicontact Metal
P+ implant N+ implant active poly
active N select
active
poly
MASK poly
光刻胶 场氧 场氧 poly 场氧 SiO2
Pwell N well SiO2 P－type Si
MASK poly
光刻胶 场氧 场氧 poly 场氧 SiO2
Pwell N well SiO2 P－type Si
场氧
场氧
poly
场氧 SiO2
Pwell N well SiO2 P－type Si
版图设计（物理层设计）
• 版图设计的目标：实现电路正确物理连接，将设计好的 电路映射到硅片上进行生产。芯片面积最小，性能优化 （连线总延迟最小） 集成电路设计的最终目标
• 版图设计的重要性：
电路功能和性能的物理实现；
布局、布线方案决定着芯片正常工作、面积、速度； • 经验很重要。 版图设计包括： 基本元器件版图设计； 布局和布线； 版图检验与分析。
omicontact
A PMOS Example
metal
N well
P+ implant N+ implant active poly
Nwell Active
Nwell
Poly
P+ implant N+ implant Omicontact Metal
光
MASK Pwell 光刻胶 SiO2
• 多晶硅接触孔：用来连接第一层金属和多晶硅栅，其形状 通常也是正方形
通孔：用于相邻两金属层的连接，其形状也是正方形。在面积允许 的情况下应尽可能多的打通孔 在版图设计中，接触孔只有一层，而通孔可能需要很多层。连接 第一层和第二层金属的通孔表示为V1，连接第二层和第三层金属的 通孔表示为V2
• 文字标注层 用于版图中的文字标注，目的是方便设计 者对器件、信号线、电源线、地线等进行 标注，便于版图的查看，尤其是在进行验 证的时候，便于查找错误的位置。在进行 版图制造的时候并不会生成相应的掩膜层 焊盘层 提供芯片内部信号到封装接脚的连接，其 尺寸通常定义为绑定导线需要的最小尺寸
Pwell N well SiO2 P－type Si
P+ implant
光刻胶 场氧 场氧 poly 场氧 SiO2
Pwell N well SiO2 P－type Si S/D
Nwell Active
N well
Poly
P+ implant N+ implant Omicontact Metal
硅芯片上的电子世界--电阻
• 电阻：具有稳定的导电能力（半导体、导体）；