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第03讲 Verilog-HDL语法——第1部分 简单的Verilog-HDL模块

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verilog HDL精简教程

verilog HDL精简教程

VERILOG HDL精简教程什么是verilog HDL?verilog是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。

它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。

此外，verilog提供了编程语言接口，通过该接口用户可以在模拟、验证期间从外部访问设计，包括模拟的具体控制和运行。

verilog不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。

因此，用这种语言编写的模型能够使用verilog仿真器进行验证。

verilog从C语言中继承了多种操作符和结构，所以从结构上看两者有很多相似之处。

设计流程：功能设计>用verilog描述电路>软件模拟与仿真>考察结果>逻辑综合>代码下载到硬件电路>完成。

1. 基本机构1.1 模块模块（module）是verilog最基本的概念，也是v设计中的基本单元。

每个v设计的系统都是由若干模块组成的。

A：模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。

B：模块的实际意义是代表硬件电路上的逻辑实体。

C：每个模块都实现特定的功能。

D：模块的描述方式有行为建模和结构建模之分。

E：模块之间是并行运行的。

F：模块是分层的，高层模块通过调用、连接低层模块的实例来实现复杂的功能。

G：各模块连接完成整个系统需要一个顶层模块（Top-module）。

无论多么复杂的系统，总能划分成多个小的功能模块。

因此系统的设计可以按照下面三个步骤进行：（1）把系统划分成模块；（2）规划各模块的接口；（3）对模块编程并连接各模块完成系统设计。

模块的结构是这样的：module <模块名>（<端口列表>）；<定义><模块条目>endmodule其中：【模块名】是模块唯一的标识符；【端口列表】是输入、输出和双向端口的列表，这些端口用来与其他模块进行连接。

第三章 Verilog HDL的基本语法汇总

第三章 Verilog HDL的基本语法汇总
单元，每个单元为8位 reg [32:1] memory2[1:512]; //存储器为
512个单元，每个单元为32位
3.3 Verilog HDL的运算符
算术运算符 逻辑运算符 关系运算符 等值运算符 位运算符 缩减运算符 移位运算符 条件运算符 拼接运算符
1.算术运算符
算术运算符包括： + （加法运算符或正值运算符，如x+y，+8） - （减法运算符或负值运算符，如x-y，-90） * （乘法运算符，如x*y） / （除法运算符，如x/y） % （取模运算符，如x % y）
1．间隔符: Verilog 的间隔符主要起分隔文本的作用，可以使 文本错落有致，便于阅读与修改。
间隔符包括空格符（\b）、TAB 键（\t）、换行符（\n）及 换页符。
2．注释符:注释只是为了改善程序的可读性，在编译时不起作用。 多行注释符(用于写多行注释): /* --- */； 单行注释符 :以//开始到行尾结束为注释文字。
3．标识符和关键词
标识符:给对象（如模块名、电路的输入与输出端口、变
量等）取名所用的字符串。以英文字母或下划线开始
如，clk、counter8、_net、bus_A 。
关键词:是Verilog语言本身规定的特殊字符串，用来定义 语言的结构。例如，module、endmodule、input、 output、wire、reg、and等都是关键词。关键词都是小 写，关键词不能作为标识符使用 。出始终根据输入的变化而 更新其值的变量,它一般指的是硬件电路中的各种物理 连接.
例:网络型变量L的值由与门的驱动信号 a和b所决定，即L＝a&b。a、b的值发 生变化，线网L的值会立即跟着变化。
a
&L

003Verilog语法基本概念

003Verilog语法基本概念
l 提供了条件如 if-else，case（类似 c 语言中 switch）等循环程序结构； U 提供了可带参数且非零延续时间的任务（task）程序结构；
提供了可定义新的操作符的函数结构（function）； 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符（类 c 语言）。 Verilog HDL 语言作为一种结构化的语言
门级（gate-level）：描述逻辑门以及逻辑门之间连接的模型。
i 与逻辑电路有确定的连接关系，以上四种数字系统设计工程师必须掌握（重点为前三
种）。
w 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。
Verilog HDL 行为描述语言作为一种结构化和过程性语言，其语法结构非常适合算法
a 级和 RTL 级的模型设计（系统级建模常用 systemc、systemverilog 等）。这种行为描述语言 r 具有以下功能：
可描述顺序执行或并行执行的程序结构；
t 用延迟表达式（不可综合）或事件表达式来明确地控制过程的启动时间；
通过命名的事件来触发其他过程里的激活行为或停止行为；
算法级（algorithm-level）：用语言提供的高级结构能够实现算法运行的模型。 RTL 级（register transfer level）：描述数据在寄存器之间的流动和如何处理、控制
e 这些数据流动的模型。 s 以上三种模型属于行为描述，只有 RTL 级才与逻辑电路有明确的对应关系。
s //被加数输入端口 a，加数输入端口 b，前级进位位输
//入端口 cin
i input [2:0] a, b;//位宽为 3bits w intput cin;//默认位宽为 1bit

第03讲 Verilog-HDL语法——第1部分 简单的Verilog-HDL模块

第03讲 Verilog-HDL语法——第1部分 简单的Verilog-HDL模块

2-1多路选择器
module MUX2_1 (out, a, b, sel); output out; input a, b, sel; assign out=~sel&a | sel&b;
endmodule 实例元件
门级描述方式(结构描述) 数据流描述方式 行为级描述方式
模块的测试
被测模块 激励和控制信号
a d b
模块的结构
Verilog-HDL 模块结构完全嵌套在 module 和
endmodule声明语句之间；
每个Verilog-HDL模块包括四个主要部分：
端口定义、 I/O 说明、内部信号声明、功能 定义。
模块端口（module ports）

模块通过端口与外部通信
通过引脚配置，将端口与 CPLD/FPGA联系起来。 端口在模块名字 后的括号中列出
第03讲
简单的Verilog-HDL模块
简单的Verilog-HDL模块
学习目标：
1、通过简单的例子了解Verilog-HDL模块的基本构成
2、了解Verilog-HDL模块的层次结构和行为模块 3、了解Verilog-HDL模块的测试
简单的 Verilog-HDL 模块
下面通过看几个简单的Verilog-HDL描述，从中分析 Verilog-HDL语言的特性。
Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) ); //被测模块的实例引用 initial begin …; …; …; end … … //产生测试信号 always #delay begin …; end … … //产生测试信号
描述通过调用一个实例元件bufif1来实现其功能。

Verilog-HDL中的基本语法

Verilog-HDL中的基本语法
⑤ 可以用/*……*/或//……对Verilog HDL程序的任 何部分作注释。
一个完整的源程序都应当加上需要的注释， 以加强程序的可读性。
2.2 Verilog HDL的语法
2.2.1 空白符和注释
Verilog HDL的空白符包括空格、tab符号、换行 和换页。
空白符如果不是出现在字符串中，编译源程序 时将被忽略。
8. 条件操作符(Conditional operators)
条件操作符为：？：
条件操作符的操作数有3个，其使用格式为
操作数 = 条件 ？ 表达式1：表达式2；
即当条件为真（条件结果值为1）时，操作数 = 表达式1；为假（条件结果值为0）时，操作数 = 表达 式2。
9. 位并接操作符（Concatenation operators） 并接操作符为：｛｝ 并接操作符的使用格式： ｛操作数1的某些位，操作数2的某些位，…，操作数n 的某些位｝；
位运算操作符包括：~（按位取反）、&（按位与）、 |（按位或）、^（按位异或）、^~或~^（按位同或）。
在进行位运算时，当两个操作数的位宽不同时， 计算机会自动将两个操作数按右端对齐，位数少的操 作数会在高位用0补齐。
4. 关系操作符（Pelational operators）
关系操作符有：
<（小于）、<=（小于等于）、>（大于）、>=（大 于等于）。
② 每个模块首先要进行端口定义，并说明输入 （input）、输出（output）或双向（inouts），然 后对模块的功能进行逻辑描述。
③ Verilog HDL程序的书写格式自由，一行可以一 条或多条语句，一条语句也可以分为多行写。
④ 除了endmodule语句外，每条语句后必须要有 分号“；”。

VerilogHDL基础语法ppt课件

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留意：
一切的关键字都必需小写。
定义为reg型的线网不一定会生成存放器。
虽然信号和内部变量定义声明只需出如今被调用的语句之前就行 ，可是代码风格普通要求在执行语句之前就定义好，这样可以提 高代码的可读性。
在声明后，便是功能执行语句，功能执行语句包括always语句、 initial语句、assign语句、task、function、模块例化等等。可以混 合描画，没有先后顺序，但是要留意的是initial语句只能用于仿真 程序中，不能生成实践的电路。
时序性：Verilog言语可以用来描画过去的时间和相应发生的事件 ；而软件言语那么做不到。
互连：互连是硬件系统中的一个根本概念，Verilog言语中的wire 变量可以很好地表达这样的功能；而软件言语并没有这样的描画 。
3.2 Verilog HDL的描画方式
Verilog HDL采用三种描画方式来进展设计： 数据流描画：采用assign语句，延续赋值，数据实时变化，赋值
//模块功能实现
数据流描画: assign
行为级描画:initial， always
构造化描画: module例化
其他用户原语
endmoduleFra bibliotek例 3–1 端口声明 //Port Declaration input [4:0] a; // 信号名为a的5输入信号 inout b; // 双向信号b output [6:0] c; // 信号名为c的7输出总线信号
存放器型表示数据的存取，在仿真器中会占据一个内存空间。存 放器型也有许多子类型，包括reg、integer、time、real、 realtime等等。用reg可以表示一位或者多位的存放器，也可以表 示存取器。
例 3–5 采用reg表示的存放器和存取器

第三讲verilogHDL语法入门

2.时序逻辑 module adder(a, b, clk,sum); input [7:0]a,b; input clk; output [8:0] sum; reg[8:0] sum; always @(posedge clk) sum<=a+b; endmodule regs
Verilog语法说明
有符号整数表示方法 负数取补码 如：-7’d30 8’sb1000_0001=-8’b0111_1111
位数’基数表示的数默认为无符号数， 符号说明s，表示认为有符号数，最高位为符号位； 10进描述，默认有符号数,；
• 实数和字符串
实数综合时被短截，常用于仿真,可用十进制 表示或用科学浮点数表示， 如：32e-4 （表示0.0032） 4.1E3( 表示 4100） • 字符串用引号“….”每个字符采用8bitASCII
Verilog 基本语法-条件、循环语句
1 if---else---2 if ---else if----…… else---3 case(signals)
cond1:--cond2:--…… default:--endcase
1
casex，casez 可综合
forever begin -----end 2 repeat (n) -----3 while (condition) -----4 for(---,---,---) begin -----end
1.组合逻辑块 module au(a, b, s，d); input [7:0]a,b; output [8:0] s，d; wire[7:0] a,b;//可省略 wire[8:0] sum; ;//可省略 assign s=a+b; assign d=a-b endmodule

第三讲 verilog的基本语法

在Verilog中有两大主要数据类型：线网类型(wire)、寄存 器类型(reg)。 线网类型
包含下述不同种类的线网子类型。 wire, tri 用于连线的最常见的线网类型 wor, trior 线或 wand, triand 线与 trireg 此线网存储数值，用于电容节点的建模 tri1, tri0 用于线逻辑的建模，上拉或下拉驱动 supply0, supply1 supply0用于对“地”建模，supply1对电源建 模
如 a[1]
向量的常数型部分选择
如：a[3:1]
上述类型的任意的拼接运算结果
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连续赋值语句举例
module F A _ D f (A, B, Cin, Sum, Cout ) ; input A, B, Cin; output Sum, Cout ; assign S u m = A ^B ^Cin; assign C o u t = (A & Cin) | (B & Cin) | (A & B) ; endmodule
8
下划线
下划线可以用来分割数的表达式以提高程序的可读 性，但不能用在位宽和进制处，只能用于具体的数字 之间 比如 16’b1010_1011_11111_000 //合法格式 8’b_0011_1011 //非法格式
9
负数
一个数字可以被定义成负数，只要在位宽表达式前 加一个减号 - 8’d5 // 合法格式 8’d-5 //非法格式
BpW和BpR电路图
31
寄存器（register）类型变量
寄存器（ 寄存器（register）类型变量 ） register 型变量能保持其值，直到它被赋于新的值。 register 型变量常用于行为建模，产生测试的激励信号。 常用行为语句结构来给寄存器类型的变量赋值。

第3章 Verilog HDL的基本语法

3.1 Verilog HDL程序的基本结构
3.1.1 VerilogHDL设计风格 1.VerilogHDL功能描述方式
VerilogHDL可综合硬件逻辑电路的功能描述通常有三种 方式:结构描述方式、数据流描述方式和行为描述方式。
(1)结构描述方式也称为门级描述方式,是通过调用 VerilogHDL语言预定义的基础元件(也称为原语,即 Primitive), 比如逻辑门元件,并定义各元件间的连接关系来构建电路。 这种方式构建的电路模型综合和执行效率高,但描述效率低, 难于设计复杂数字系统。
第3章 Verilog HDL的基本语法
2.端口说明 端口说明用于说明端口列表中每个端口的位宽和输入/ 输出方向。输入/输出方向可用input、output或inout进行说明。 input输入端口说明格式为input[msb1:lsb1]端口名11,端口名 12,…;、 input[msb2:lsb2]端口名21,端口名22,…; output输出端口说明格式为 output[msb1:lsb1]端口名11,端口名12,…; output[msb2:lsb2]端口名21,端口名22,…; inout双向端口说明格式为 inout[msb1:lsb1]端口名11,端口名12,…; inout[msb2:lsb2]端口名21,端口名22,…;
第3章 Verilog HDL的基本语法
5.并行执行 作为电路建模语言,在学习 VerilogHDL时必须注意的是, 模块中的实例化语句、连续赋值语句与过程块之间是并行执 行的。这是 VerilogHDL与一般高级语言最为不同的地方。 若 Verilog模块用到了多个实例引用语句,或者多个 assign语句,或者多个always块,或者将这些语句混合使用,那 么它们的书写顺序是任意的,因为它们对仿真程序和综合程 序的执行来说是并行的。也就是说,当它们被综合器综合成 实际电路时,会形成不同的电路块,当输入信号变化时,这些电 路块在满足延时的条件下同时动作,是并行执行的。 但是,需要明确的是,always块内部的高级抽象描述语句 是按顺序执行的。因为“if…else…”这样的语句若不按顺序 执行,其功能就没有任何意义。

VerilogHDL基本语法解析


125//表示十进制数125
X和Z表示位数的特殊性：
input
端口1，端口2，端口3，…；
output
端口1，端口2，端口3，…；
例如
input
ina，inb，cin；
output
sum，cont；
2. 信号类型声明
信号类型声明用来说明设计电路的功能描述中，所用的 信号的数据类型以及函数声明。
信号的数据类型主要有连线（wire）、寄存器（reg）、 整型（integer）、实型（real）和时间（time）等类型。
always @(posedge clk) //时钟上升沿，每次上升沿， 执行always语句
begin
if (clr)
out <=8'b0;
else if (load) out <= data;
else
out <= out+8'b1;
end
assign cout = &out & cin; //”&out”－与缩减运算式
注释分为行注释和块注释两种方式。行注释用 符号//（两个斜杠）开始，注释到本行结束。块注 释用/*开始，用*/结束。块注释可以跨越多行，但 它们不能嵌套。
2.2.2 常数
Verilog HDL的常数包括数字、未知X和高阻Z三 种。数字可以用二进制、十进制、八进制和十六进制 等4种不同数制来表示，完整的数字格式为
//模块端口定义 input ina，inb，cin； output sum，cout；//I/O声明 assign {cout，sum} = ina+inb+cin；
//功能描述语句 endmodule //endmodule后不加分号
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功能仿真、门级时序仿真 RTL级仿真、综合后门级仿真、适配后门级仿真
模块的测试
被测模块 激励和控制信号

输出响应和验证
被测试器件DUT是一个2-1多路选择器。测试装置 (test fixture、test bench) 提供测试激励及验证机制。 Test fixture使用行为级描述，DUT采用门级描述。下面 给出DUT的描述和Test fixture的描述。
端口等价于硬件 的引脚(pin)
端口可以说明为 input, output及 inout
课堂练习
组合逻辑电路？ 时序逻辑电路？
2-1多路选择器
端口定义 module block (a,b,d); input a,b; I/O说明 output d; wire c; 内部信号声明 assign c= a | b ; assign d= a & c; endmodule 功能定义
// Apply stimulus
// Display results
endmodule
模块的测试 -被测模块输入\输出变量类型定义
module MUX2_1_test;
// Data type declaration reg a, b, sel; wire out; // Instantiate modules module MUX2_1 (out, a, b, sel); // Port declarations output out; input a, b, sel; wire out, a, b, sel; wire sel_, a1, b1;
2-1多路选择器实例化语句
MUX的实例化语句包括：
• 模块名字：与引用模块相同 • 实例名字：任意，通常和模块名称相同
// Display results
• 端口列表：与引用模块的次序相同
endmodule
模块的测试 - 产生测试信号
• 过程语句有两种：
– initial ：只执行一次 – always ：循环执行（符合触发条件）
// Apply stimulus
// Display results
// The netlist not (sel_, sel); and (a1, a, sel_); and (b1, b, sel); or (out, a1, b1); endmodule
endmodule
模块的测试 - 被测模块的实例引用
/*如果两个输入信号相等,输出为1，否则为0。*/
在这个描述中， /*........*/ 和 //......... 都 表示注释部分。注释只是为了方便程序员理解程序 , 对编译是不起作用的。
简单的 Verilog-HDL 模块
例3-3：//三态驱动器
module trist2(out,in,enable); output out; // 输出端口 input in, enable; // 数据输入in，控制输入enable bufif1 mybuf (out,in,enable); /*若enable=0，则输出为高阻状态z；否则out=in*/ endmodule
第03讲
简单的Verilog-HDL模块
简单的Verilog-HDL模块
学习目标：
1、通过简单的例子了解Verilog-HDL模块的基本构成
2、了解Verilog-HDL模块的层次结构和行为模块 3、了解Verilog-HDL模块的测试
简单的 Verilog-HDL 模块
下面通过看几个简单的Verilog-HDL描述，从中分析 Verilog-HDL语言的特性。
a d b
课堂练习
module MUX2_1 (out, a, b, sel); output out; input a, b, sel; wire sel_, a1, b1; not (sel_, sel); and (a1, a, sel_); and (b1, b, sel); or (out, a1, b1); endmodule
initial begin ….; ….; …. endmodule
end
//记录输出和响应
模块的测试 –
测试模块的名称
module MUX2_1_test;
// Data type declaration // Instantiate modules
module MUX2_1 (out, a, b, sel); // Port declarations output out; input a, b, sel; wire sel_, a1, b1; // The netlist not (sel_, sel); and (a1, a, sel_); and (b1, b, sel); or (out, a1, b1); endmodule

模块的结构
Verilog-HDL的基本设计单元是module（模块)。 一个module由两部分组成的：(一）描述端口； (二）描述逻辑功能，即定义输入是如何影响输出的。
端口定义
module block (a,b,d); input a,b; I/O说明 output d; wire c; 内部信号声明 assign c= a | b ; assign d= a & c; endmodule 功能定义
模块的测试
为什么没有端口？
由于测试模块是最顶 层模块，不会被其它 模块实例化。因此不 需要有端口。
测试模块常见的形式：
module t; reg …; wire…;
//被测模块输入变量类型定义 //被测模块输出变量类型定义
Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) ); //被测模块的实例引用 initial begin …; …; …; end … … //产生测试信号 always #delay begin …; end … … //产生测试信号
module MUX2_1_test;
// Data type declaration module MUX2_1 (out, a, b, sel); …….. endmodule
// Instantiate modules
MUX2_1 mux (out, a, b, sel); // Apply stimulus
从例子中可以看出整个Verilog-HDL描述是嵌套在 module和endmodule声明语句里的。
简单的 Verilog-HDL 模块
例3-2: //比较器 module compare ( equal,a,b ); output equal; // 输出信号equal input [1:0] a,b; // 输入信号a,b assign equal=（a==b）？1：0; endmodule
例3-1: // 三位加法器 module adder ( count, sum, a, b, cin ); input [2:0] a,b; // 加数和被加数 input cin; // 进位输入，即：从低位来的进位 output count; // 进位输出，即：向高位的进位 output [2:0] sum; // 和 assign {count,sum} = a+b+cin; endmodule // 连接运算符
DUT 被测器件 (device under test)
module MUX2_1 (out, a, b, sel); // Port declarations 注释行 output out; input a, b, sel; wire sel_, a1, b1;

a, b, sel是输入端口，out是输 出端口。所有信号通过这些端口从 模块输入/输出。 另一个模块可以通过模块名及 端口说明使用多路器。实例化多路 器时不需要知道其实现细节。这正 是自上而下设计方法的一个重要特 点。模块的实现可以是行为级也可 以是门级，但并不影响高层次模块 对它的使用。
module mytri (out,in,enable); output out; input in, enable; assign out = enable? In : 'bz; endmodule
在这个例子中存在着 两个模块：模块trist1 调 用模块 mytri 的实例元件 tri_inst。
模块 trist1 是上层模 块。模块 mytri 则被称为 子模块。 通过这种结构性模块 构造可构成特大型模块。
简单的 Verilog-HDL 模块
Verilog-HDL 描述是由模块构成的。模块是可以进行


层次嵌套的。正因为如此 , 才可以将大型的数字电路 设计分割成不同的小模块来实现特定的功能 , 最后通 过顶层模块调用子模块来实现整体功能。 每个模块要进行端口定义,并说明输入输出口,然后对 模块的功能进行行为逻辑描述。 Verilog-HDL描述的书写格式自由,一行可以写几个语 句,一个语句也可以分写多行。 除了endmodule 语句外 , 每个语句和数据定义的最后 必须有分号。 可以用 /*.....*/ 和 //... 对 Verilog-HDL 描述的任何部分 作注释。一个好的、有使用价值的描述都应当加上必 要的注释,以增强程序的可读性和可维护性。

// The netlist not (sel_, sel); and (a1, a, sel_); and (b1, b, sel); or (out, a1, b1); endmodule
多路器由关键 词module和 end 本单元的 实例
module（模块）
module是层 次化设计的基 本构件 逻辑描述放在 module内部
module能够表示： – 物理块，如IC或ASIC单元 – 逻辑块，如一个CPU设计的ALU部分 – 整个系统 每一个模块的描述从关键词module开始，有一个名称（如 SN74LS74，DFF，ALU等等），由关键词endmodule结束。