Quartus使用问题及解决方法总结

(一) Q uartus警告解析1.Found clock-sensitive change during active clock edge at time<time> on register"<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。

而时钟敏感信号是不能在时钟边沿变化的。

其后果为导致结果不正确。

措施：编辑vector source file2.Verilog HDL assignment warning at <location>: truncated with size <number> tomatch size of target (<number>原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign '0', register removed byoptimization原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port -changes to thisconnectivity may change fitting results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。

如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Found pins functioning as undefined clocks and/or memory enables原因:是你作为时钟的PIN没有约束信息。

Quartus II常见问题集锦1、【问题】Pin Planner 的使用问题：在QuartusII 7.2 ，时序仿真都通过，但是，一旦使用Pin Planner设定引脚后，时序仿真就发生变化，与功能仿真结果不一致，不是理想的结果。

使用Pin Planner时要注意些什么问题呢？【解答】如果在没有设定引脚时就进行时序仿真，那么在后仿真就会不准确。

因为当设定引脚以后，需要重新进行布局布线，这和没有设定引脚是不同的，因此，布线的改变自然会影响到时序的改变。

通常的做法是：先做好所有的设定，生成网表文件和延时文件，再加上激励文件进行仿真，这个时候的仿真结果是最接近实际情况的。

通常的pin设定没有特定要求，差分信号是成对的。

所以请不要搞错。

时钟信号尽量使用专用的时钟引脚；普通I/O没有什么限制，做好时序约束就可以了。

2、【问题】怎样配置cyclone FPGA的管脚功能？【解答】FPGA芯片的引脚分为好多类，有通用IO，有时钟网络，有复位网络，这些引脚的具体功能是在布线时由用户选择的。

你可以自由的配置这些引脚的功能，但最好根据芯片的数据手册进行选择，如将时钟配置到专用时钟引脚上，将复位配置到专用复位引脚上，否则会影响最终的布线结果。

3、【问题】分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有几个属性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )分别是什么意思，要怎么设置？【解答】首先说IO standard：这个是用于支持对应不同的电平标准。

FPGA IO 口的电压由IO bank上的VCC引入。

一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。

设置这个第一是为了和current strength 一起计算功率。

第二个是用于在IO口上加载正确的上拉/下拉电阻。

(一) Q uartus警告解析(二)(三) 1.Found clock-sensitive change during active clock edge at time<time> on register"<name>"(四) 原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。

而时钟敏感信号是不能在时钟边沿变化的。

其后果为导致结果不正确。

(五) 措施：编辑vector source file(六)(七) 2.Verilog HDL assignment warning at <location>: truncated with size <number> tomatch size of target (<number>(八) 原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小(九) 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数(十)(十一) 3.All reachable assignments to data_out(10) assign '0', register removed by optimization(十二) 原因:经过综合器优化后，输出端口已经不起作用了(十三)(十四) 4.Following 9 pins have nothing, GND, or VCC driving datain port -changes to this connectivity may change fitting results(十五) 原因:第9脚，空或接地或接上了电源(十六) 措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。

QuartusiiErrorWarningQuartusII问题总结使用Quattus会遇到许多Warning,硬件描述语言和C不同，有些Warning是不允许存在的，有些可以忽略。

做一下对QuartusII Warnning的总结。

带编号的QuartusII Warnning:1、Warning (10227): Verilog HDL Port Declaration warning at v_led.v(4): data type declaration for "out" declares packed dimensions but the port declaration declaration does not 原因：输入输出没有定义位宽。

解决方法：对输出定义位宽。

有的教材书给的定义是output ...; reg[7:0] ...;这种定义会引起这种警告。

所以定义采用output reg[7:0] ...;就不会有这中警告。

2、Warning (10230): Verilog HDL assignment warning at v_led.v(13): truncated value with size 32 to match size of target (8)原因：Verilog默认的位宽是32位，你在编程是使用的类似counter=counter+1；后边的1没有给出数据宽度就会产生这种错误。

解决方法：对数据进行位宽的定义,例如counter=counter+8'd1;这种警告也可以忽略不管。

3、W arning (10240):Verilog HDL Always Construct warning at I2C_V_Config.v(153): inferring latch(es) for variable "LUT_DATA", which holds its previous value in oneor more paths through the always construct原因：信号被综合成了latch，锁存器的EN和数据输入端口存在一个竞争的问题解决方法：将计数器从里面抽出来4、Warning (10030): Net "rom.data_a" at control_store_dp.v(34) has no driver or initial value, using adefault initial value '0'原因：在同一时间对数据进行了赋值。

QUARTUSII常见错误解决方法QUARTUS II版本：9.0FPGA型号：EP2C8Q208配置芯片：EPCS4SDRAM型号: HY57V28820HCT-HFLASH型号 :TE28F320J3之前已经接触QUARTUS II比较长的时间了，也遇到过不少问题，有些比较简单解决后就忘了，现在把能记得起来列在前面几个。

后面的是自己后续遇到的问题的集锦...1.多模块或多进程驱动同一信号Error (10028): Can't resolve multiple constant drivers for net "FLASH_A[7]" at led.v(32)用Verilog描述电路时，一个信号只能在一个进程中驱动，如果在多个进程中对其驱动的话将产生如上错误。

解决方法为可以另加一个信号，通过在另一个进程中监视这个信号做出相应的动作。

2.多功能管脚的设置在用FLASH分配完管脚后编译出现如下错误：Error: Can't place multiple pins assigned to pin location Pin_108 (IOC_X34_Y2_N0)Info: Fitter preparation operations ending: elapsed time is 00:00:00Error: Can't fit design in deviceError: Quartus II Fitter was unsuccessful. 2 errors, 0 warnings Error: Quartus II Full Compilation was unsuccessful. 4 errors, 56 warnings原因是不能分配给多功能管脚PIN_108。

这是由于PIN_108是一个多功能管脚，还有一个功能是nCEO，也是默认的功能。

如果要用它当普通IO，需要提前设置一下：assignments>device>device and pin options>dual-purpose pins 里面把nCEO设置成use as regular i/o就可以了。

QuartusII常见问题1) QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulation because delay annotation information for design is missing.原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。

全仿真包括四个模块：综合器（Synthesis）、电路装配器（Fitter）、组装器（Assember）和时序分析器（Timing Analyzer），任务窗格中会有成功标志（对号）。

2) 在下载运行的时候，出现下面的错误：Warning: The JTAG cable you are using is not supported for Nios II systems.You may experience intermittent JTAG communicationfailures with this cable. Please use a USB Blaster revision B.在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的问题。

解决：在配置的时候，在run之后，进行配置，选择target connection，在最后一项：NIOS II Terminal Communication Device中，要选择none （不要是Jtag_uart）如果采用USB Blaster，可以选择Jtag_uart。

之后再run就ok了！3）Error: Can't compile duplicate declarations of entity "count3" into library "work"此错误一般是原理图文件的名字和图中一个器件的名字重复所致，所以更改原理图文件的名字保存即可。

QUARTUS II常见错误剖析made by lingfeng1，Error (10053): Verilog HDL error at ADDBCD.v(13): can't index object "out" with zero packed or unpacked array dimensions这个错误是由于OUT是个寄存器变量，在程序的开始忘记定义reg out 或者out寄存器变量的宽度定义错误。

2，编写好程序并进行编译后，把文件作为顶层文件然后进行波形仿真，出现对应引脚与程序中的引脚不符。

这个错误是因为把文件作为顶层文件后还要再编译一次，顶层文件才能够进行波形仿真。

否则仿真对应的文件永远是上一个顶层文件。

3，在给寄存器赋初值时，应该通过在进程中设置一个复位的单元来给寄存器变量赋初值。

4，项目导航窗口被关闭了，怎样重新打开？点击主菜单的VIEW->utility windows->project navigator(工程文件) and status(编译状态)5，Error: Can't elaborate top-level user hierarchy解决办法：看看Always中的敏感表达式是否与之后的程序相矛盾。

6，Error: Can't compile duplicate declarations of entity "class_design" into library "work"解决办法：把文件名修改成和别的文件不重复的名字。

7，Error (10219): Verilog HDL Continuous Assignment error at adder.v(9): object "cout" on left-hand side of assignment must have a net type错误原因：变量的定义类型错误。

一Quartus 中仿真时出现no simulation input file assignment specify 解决方法翻译成中文就是仿真文件没有被指定要仿真的话先要建一个仿真文件file - new - 选择 Other file 选项卡 - Vector Waveform File然后把输入输出端口加进去再设置输入的信号保存就可以仿真了如果你之前已经建立过了就打开assignments- settings- simulatorsettings 看里面的有个文本框 simulation input 里面是否为空为空的话就要找到你所建立的 Vector Waveform File 文件是以VWF 结尾的如果没找到你又以为你建立了 Vector Waveform File 很可能粗心的你还没保存VectorWaveform File 保存了才会在 project 里面找到找到之后进行仿真如果是functional simulation要做processing generate functional simulationnetlist不然会出现Error Run Generate Functional Simulation Netlist quartus_map bmg_control--generate_functional_sim_netlist to generatefunctional simulation netlist for top level entity bmg_control beforerunning the Simulator quartus_sim 之类的错误最后在进行仿真就可以看到波形图了二Error 10137 Verilog HDL Procedural Assignment error at SHIFTv 16object "Data" on left-hand side of assignment must have a variable data type错误对 Data 未定义其变量类型比如 reg [30] Data三Quartus II 常见错误1Found clock-sensitive change during active clock edge at time on register " "原因vector source file 中时钟敏感信号如数据允许端清零同步加载等在时钟的边缘同时变化而时钟敏感信号是不能在时钟边沿变化的其后果为导致结果不正确措施编辑 vector source file2Verilog HDL assignment warning at truncated with sizeto match size of target原因在 HDL 设计中对目标的位数进行了设定如reg[40] a而默认为32位将位数裁定到合适的大小措施如果结果正确无须加以修正如果不想看到这个警告可以改变设定的位数3All reachable assignments to data_out 10 assign 0 register removed by optimization原因经过综合器优化后输出端口已经不起作用了4Following 9 pins have nothing GND or VCC driving datain port --changes to this connectivity may change fitting results原因第 9 脚空或接地或接上了电源措施有时候定义了输出端口但输出端直接赋 0便会被接地赋 1 接电源如果你的设计中这些端口就是这样用的那便可以不理会这些warning5Found pins ing as undefined clocks andor memory enables 原因是你作为时钟的 PIN 没有约束信息可以对相应的 PIN 做一下设定就行了主要是指你的某些管脚在电路当中起到了时钟管脚的作用比如flip-flop 的 clk 管脚而此管脚没有时钟约束因此 QuartusII 把 clk 作为未定义的时钟措施如果 clk 不是时钟可以加 not clock的约束如果是可以在clock setting 当中加入在某些对时钟要求不很高的情况下可以忽略此警告或在这里修改Assignments Timing analysis settings Individualclocks6Timing characteristics of device EPM570T144C5 are preliminary 原因因为II 是比较新的元件在 QuartusII 中的时序并不是正式版的要等 Service Pack措施只影响 Quartus 的 Waveform7Warning Clock latency analysis for PLL offsets is supported for the current device family but is not enabled措施将 setting 中的timing RequirementsOption-- More Timing Setting-- setting-- Enable Clock Latency 中的on 改成OFF8Found clock high time violation at 148 ns on register"counterlpm_countercount1_rtl_0dffs[11]"原因违反了 steuphold 时间应该是后仿真看看波形设置是否和时钟沿符合 steuphold 时间措施在中间加个寄存器可能可以解决问题9warning circuit may not operatedetected 46 non-operational pathsclocked by clock clk44 with clock skew larger than data delay 原因时钟抖动大于数据延时当时钟很快而 if 等类的层次过多就会这种问题但这个问题多是在器件的最高频率中才会出现措施setting-- timing RequirementsOptions-- Default required f改小一些如改到 50MHZ10Design contains input pin s that do not drive logic 原因输入引脚没有驱动逻辑驱动其他引脚所有的输入引脚需要有输入逻辑措施如果这种情况是故意的无须理会如果非故意输入逻辑驱动 11WarningFound clock high time violation at 89ns on node TEST3CLK原因FF 中输入的PLS 的保持时间过短措施在 FF 中设置较高的时钟频率12Warning Found 10 node s in clock paths which may be acting asripple andor gated clocks -- node s analyzed as buffer s resulting inclock skew原因如果你用的 CPLD 只有一组全局时钟时用全局时钟分频产生的另一个时钟在布线中当作信号处理不能保证低的时钟歪斜 SKEW 会造成在这钟上工作的时序电路不可靠甚至每次布线产生的问题都不一样措施如果用有两组以上全局时钟的 FPGA 芯片可以把第二个全局时钟作为另一个时钟用可以解决这个问题13Critical Warning Timing requirements were not met See Report window for details原因时序要求未满足措施双击Compilation Report-- Time Analyzer-- 红色部分如clocksetupclk等-- 左键单击 list path查看 f 的 SLACK REPORT 再根据提示解决有可能是程序的算法问题14Cant achieve minimum setup。

在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。

而时钟敏感信号是不能在时钟边沿变化的。

其后果为导致结果不正确。

措施：编辑vector source file2.Verilog HDL assignment warning at <location>: truncated value with size <number> to match size of target (<number>原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign '0', register removed by optimization原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。

1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。

而时钟敏感信号是不能在时钟边沿变化的。

其后果为导致结果不正确。

措施：编辑vector source file2.Verilog HDL assignment warning at <location>: truncated with size <number> to match size of target (<number>原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign '0', register removed by optimization原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋…0‟，便会被接地，赋…1‟接电源。

如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Found pins ing as undefined clocks and/or memory enables原因:是你作为时钟的PIN没有约束信息。