Modelsim使用常见问题及解决办法

有时安装系统时不能填用户名和组织名，或是随便填一个，后来要更改用户名，该怎么办呢电脑用户名为中文造成Modelsim SE读取注册文件错误今天安装Modelsim SE6.5的时候，使用网上的破解软件破解；发现使用Modelsim ?License Wizard导入破解文件生成的license.dat时候报错；错误信息如下：Fatal License Error：Unable to check out alicense.RuntheModelsimLicensing wizard from the start->Programs menu to diagnose the problem仔细阅读发现是license.dat文件里面含有非法字符；因此打开license.dat发现应该是装机的时候用户名和组织是默认中文造成的。

找了改正用户名和组织名的方法，给大家分享；如何修改XP安装时的用户名和公司名？在java程序开发中，每个类开头加入javadoc注释时，生成的作者名总要修改，不方便，在网上找到了可行的方法下面是彻底修改安装操作系统时的用户名和公司名（1）打开“注册表编辑器”。

（2）选择HKEY_LOCAL_MACHINE/Software/Microsoft/Windows NT/Current Vers-ion ? ? ? ? 注册表项。

（3）在其右边的值项窗格中，双击RegisteredOwner 值项，打开“编辑字符串”对话框。

（4）在“数值数据”文本框中更改个人的信息，单击“确定”按钮即可。

（5）双击RegisteredOrganization 值项，打开“编辑字符串”对话框。

下面是修改系统中显示的用户名??右键“我的电脑”---“管理”---“本地用户和组”---“用户”，右键点击你要修改的用户名，选择“重命 ? 名”，改成你要的名字就可以了?这两个方法都做后，系统启动时的名字也会改变。

实验调试中出现的问题一．Modelsim实验调试的问题1.编译过程中的问题1)新建工程后：如果这里选择是creat new file ,一定记得这里把这里的Add file as type 改为verilog因为这里默认是VHDL.2)如果是add existing file ：要把所有的工程文件，包括仿真文件放在 project location 里面。

或者在下面的选项卡中：选择copy to project directory !!注意了：由于我们用的软件都是自己破解的，所有，有时候即便选择了 copy to project directory 有时候编译还是会出错，所有我们还是自己把工程文件,v 拷贝到我们的工程目录中吧。

2.仿真中出现的问题：当编译成功之后我们就可以进行仿真了1）在仿真的时候有些版本的modelsim 仿真出来的波形是直线原因是我们要注意把Optimization 中的enable optimization 的选项取消了：2）当我们编译成功之后在仿真的过程中，还会经常碰到这样的错误：“#Error loading design”解答：loading design的问题就是你对每个模块编译后的内容,也就是你在work库里出现的东西提示你加载设计错误,就是说明你加载的东西在work 库里没有，这的问题的原因有两个：（1）testbench 没有写好（2）在modelsim编译的时候相关的文件没有添加到modelsim中。

所以我们的对应的解决办法也有两个：A.虽然我们编译通过了，但是可能有些字符拼写错误。

B.我们可以关掉软件，再重新打开重新编译，重新仿真。

3)仿真时遇到如图所示的情况：不能看到全局时，可以通过工具栏里这两个符号进行调节，结果如图：上面问题虽然解决了，但是result结果却让人头疼，根本看不清是多少，此时，可以通过如下步骤把他修改成十进制数字，效果如下图所示：是不是可以看得很清楚了。

Modelsim使用常见问题及解决办法Modelsim使用常见问题及解决办法在ISE启动modelsim时遇到问题1。

我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT) # Loading work.fifoctlr_ic_v2# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT) # ** Error: (vsim-3033) fifoctlr_ic_v2.v(126): Instantiation of 'BUFGP' failed. The design unit was not found.是什么原因？“点到仿真模式，在source里面选中你建立工程选择的芯片，然后看Processes，点开，有个compile HDL simulation library，运行一下就OK了”2.ISE用modelsim仿真提示：# ** Error: (vish-4014) No objects found matching '*'.结果仿真时老是报错：# ** Error: (vish-4014) No objects found matching '*'.# Error in macro ./test_top_tb.fdo line 10# (vish-4014) No objects found matching '*'.# while executing# "add wave *"解决办法，改modelsim.ini文件中的一个参数：VoptFlow = 0# ** Error: (vish-4014) No objects found matching 'XXXX'.在之前的设计里有一个信号XX, 并且保持在wave.do文件里现在这个信号在你的设计你被去掉了，modelsim仍然调用旧的wave.do，找不到对应的信号XX,就报错误这个错误可以忽略3.当对IP核修改后，用Modelsim仿真显示：No entity is bound for inst 或CE is not in the entity。

Modelsim 常见问题
Q1：设计中用到厂商提供的IP时，编译时出现“(vopt-3473) Component instance "XXXX" is not bound.”
A1：编译时，需要把所需的Libray添加到编译命令中，如“vsim -L C:/Modeltech_6.2b/xilinx_lib/XilinxCoreLib ......”。

Q2：vhdl和verilog混合仿真时，vhdl和verilog代码中会调用同一个组件，但是他们分别来自不同的library，如unisim和unisim_ver，它们相互并不通用，及verilog不能调用unisim_ver的组件，会造成组件找到却没办法绑定的错误，如：“Port 'Q' not found in the connected module”？
A2：当仿真时，由于vhdl代码中会指定从那个库文件里面提取，而verilog代码中没有，所以使用vsim命令时，把verilog所需的库放在第一个，而后放vhdl 所需的库，这样，verilog会从unisim_ver代码开始查询组件。

Q3："ERROR: ../<project>/<module.v>: Unresolved reference to 'glbl' in 'glbl.GSR'" A3：在仿真工程中添加glbl.v文件（一般在~/ise/verilog/src/glbl.v，同理Quartus）,把testbench.v和glbl.v同时选中后进行仿真，即vsim -t 1ps -L unisims_ver work.glbl work.tb。

MODELSIM问题综述——阿泽成长路鉴于最近一直困于modelsim se 10.0c（win32/win64）的安装及破解，在借鉴了度娘提供的好多零散的信息后，今天好好归纳总结下权当做个备忘，也顺便给电子信息、通信专业及做数字系统设计的同学分享我的经验。

安装过程很常规，一直狂击next就ok，只是在安装过程中会产生一个选项(是否使用硬件级别证书),选择yes,即要求重新启动(注意安装路径不允许有中文与下划线)完成安装，度娘也说可以点no，总之对于软件的破解不会产生影响，至于后期的使用还未见太多端倪。

在我鼓捣的好多次中有过重启，也有点no，应该不会影响，但我建议还是照软件原意选择安装，值得一提的是安装过程还比较漫长需耐心等待。

在安装后就是软件的破解了。

1.解压modelsim-gcc-4.2.1-mingw32vc9.zip/modelsim_se_10.0c.rar,然后将解压后的文件（）覆盖（粘贴）到安装目录下的win64/win32目录下，如果win64/win32目录下已存在就选择替换，没有就直接保存。

2.打开patch_dll.bat同是在弹出的选项中选择运行MentorKG.exe，此时请耐心等待，正常情况下会弹出LICENSE.TXT文件，将其保存到modelsim10.0c安装目录下（与win64/win32同级存在！！！）；然而也可能遇到运行patch_dll.bat但得不到LICENSE.TXT的情况这时就只有从外部直接复制一个LICENSE到安装目录下，至于这个LICENSE的得到就只有从别人那儿copy了。

3.以上步骤之后需要修改环境变量。

右键计算机-->属性-->高级系统设置-->环境变量，之后在系统变量中寻找E:\modeltech64_10.0c\license.txt（安装目录因人而异），选择编辑在原来值后加分号，再将变量值改为modelsim10.0c的安装目录+license.txt ,之后一路ok;但如果系统变量中无E:\modeltech64_10.0c\license.txt 则需要新建变量名：LM_LICENSE_FILE，变量值同上，之后ok。

有时安装系统时不能填用户名和组织名，或是随便填一个，后来要更改用户名，该怎么办呢电脑用户名为中文造成Modelsim SE读取注册文件错误今天安装Modelsim SE6.5的时候，使用网上的破解软件破解；发现使用Modelsim ?License Wizard导入破解文件生成的license.dat时候报错；错误信息如下：Fatal License Error：Unable to check out alicense.RuntheModelsimLicensing wizard from the start->Programs menu to diagnose the problem仔细阅读发现是license.dat文件里面含有非法字符；因此打开license.dat发现应该是装机的时候用户名和组织是默认中文造成的。

找了改正用户名和组织名的方法，给大家分享；如何修改XP安装时的用户名和公司名？在java程序开发中，每个类开头加入javadoc注释时，生成的作者名总要修改，不方便，在网上找到了可行的方法下面是彻底修改安装操作系统时的用户名和公司名（1）打开“注册表编辑器”。

（2）选择HKEY_LOCAL_MACHINE/Software/Microsoft/Windows NT/Current Vers-ion ? ? ? ? 注册表项。

（3）在其右边的值项窗格中，双击RegisteredOwner 值项，打开“编辑字符串”对话框。

（4）在“数值数据”文本框中更改个人的信息，单击“确定”按钮即可。

（5）双击RegisteredOrganization 值项，打开“编辑字符串”对话框。

下面是修改系统中显示的用户名??右键“我的电脑”---“管理”---“本地用户和组”---“用户”，右键点击你要修改的用户名，选择“重命 ? 名”，改成你要的名字就可以了?这两个方法都做后，系统启动时的名字也会改变。

modelsim 仿真没有波形或看不到波形的原因及解决
方法
关于modelsim 仿真时出现No objects found matching /* 问题在Modelsim6.2 系列版本中仿真时，点击start simulateion 后，出现Objects 空白
的问题，导致执行add wave al l 时出现# （vish-4014）No objects found matching /top_tb/*。

的报错选项。

尽管输入run 后，可以运行仿真，但却无法察看wave 窗口的波形。

这是优化的问题。

解决方法：
1. 点击工具栏中的simulate 按钮，调出start smulaTIon 窗口，把窗口
中最下边opTImizaTIon 栏中的Enable opTImization 项目前的钩钩去掉，然后
选择仿真的文件，点击OK，就一切正常了，能看到objects 了。

Quatus ii 联合modelsim 仿真无法产生波形或波形一直为Hiz 状态原因分析。

modelsim仿真问题_xp1、MODELSIM仿真提示already declared in this scope解决方法：在定义这个信号前其它模块接口信号中调用了这个信号，modelsim仿真报错，通过把信号定义挪到调用模块前面问题解决。

2、modelsim中，Instantiation of 'dffeas' failed. The design unit was not found.** Error: (vsim-3033) E:/pro/verilog_prj_example/simulation/modelsim/tb_sdrtest.v(2 4): Instantiation of 'print_task' failed. The design unit was not found.两种方法;报告3、Error: Can't compile duplicate declarations of entity "ram" into library "work"Error: Instance could be entity "ram" in file ram.v E rror: Instance could be entity "ram" in file ram.bdf解决办法：将.bdf文件的名字改掉，不能和.v文件的名字相同。

4、Quartus中仿真时出现no simulation input file assignment specify 对话框最好保证工程名、主模块、仿真文件的名字都一样。

5、9.17.2014下载波形文件仿真错误Error: Run Generate Functional Simulation Netlist (quartus_map yumen2_mk--generate_functional_sim_netlist) to generate functional simulation netlist for top level entity "yumen2_mk" before running the Simulator (quartus_sim)解决方法：原因是在功能仿真时候没有建立一个网表，网表的作用本人不是很清楚，只能说是功能仿真的一个必要步骤吧。

Modelsim 调试Library unisim not found.的解决办法xilinx调用modelsim时出错# ** Error: (vcom-19) Failed to access library 'unisim' at "D:/Model/win32xoem/../xilinx/vhdl/unisim".# No such file or directory.# ERROR: serial.vhdl(8): Library unisim not found.# ERROR: serial.vhdl(9): Unknown identifier: unisim# ERROR: serial.vhdl(11): VHDL Compiler exiting# ERROR: D:/Model/win32xoem/vcom failed.好像是缺少unisim库解决方法如下：（1）关闭modelsim（2）重新打开modelsim，在modelsim里file菜单下new中选library，将名字改为unisim，这个时候面板上可以看到unisim这个库（3）然后选择compile菜单中的compile，弹出一个窗口，最上面是选库，把他选成unisim，下面查找范围选择xilinx文件夹下的unisims文件夹，路径为 C:\Xilinx\vhdl\src 然后这时候你可以看见4个文件，按照以下顺序双击：unisim_VCOMP.vhd、unisim_SMODEL.vhd、unisim_VPKG.vhd、 unisim_VITAL.vhd。

到当4个文件都compile 结束以后，选择done。

关闭modelsim（4）这时候你可以在C:\Modeltech_6.2b\examples文件夹中看到unisim文件夹，把这个文件夹copy到你的工程相应的文件夹里，就OK了。

一．Modelsim实验调试的问题1.编译过程中的问题1)新建工程后：如果这里选择是creat new file ,一定记得这里把这里的Add file as type 改为verilog因为这里默认是VHDL.2)如果是add existing file ：要把所有的工程文件，包括仿真文件放在 project location 里面。

或者在下面的选项卡中：选择copy to project directory !!注意了：由于我们用的软件都是自己破解的，所有，有时候即便选择了 copy to project directory 有时候编译还是会出错，所有我们还是自己把工程文件,v 拷贝到我们的工程目录中吧。

2.仿真中出现的问题：当编译成功之后我们就可以进行仿真了1）在仿真的时候有些版本的modelsim 仿真出来的波形是直线原因是我们要注意把Optimization 中的enable optimization 的选项取消了：2）当我们编译成功之后在仿真的过程中，还会经常碰到这样的错误：“#Error loading design”解答：loading design的问题就是你对每个模块编译后的内容,也就是你在work库里出现的东西提示你加载设计错误,就是说明你加载的东西在work 库里没有，这的问题的原因有两个：（1）testbench 没有写好（2）在modelsim编译的时候相关的文件没有添加到modelsim中。

所以我们的对应的解决办法也有两个：A.虽然我们编译通过了，但是可能有些字符拼写错误。

B.我们可以关掉软件，再重新打开重新编译，重新仿真。

3)仿真时遇到如图所示的情况：不能看到全局时，可以通过工具栏里这两个符号进行调节，结果如图：上面问题虽然解决了，但是result结果却让人头疼，根本看不清是多少，此时，可以通过如下步骤把他修改成十进制数字，效果如下图所示：是不是可以看得很清楚了。

问题一：编译xilinx仿真库在网上搜了无数帖子，结合自己数小时的实践，终于搞定了Xilinx仿真库。

测试环境：Windows XP3，Xilinx ISE Suite 10.1，ModelSim SE 6.5c使用ISE自带的库生成工具是最方便的方法。

首先打开ISE，在Edit->Preferences...->ISE General 的Intergrated Tools 的Model Tech Simulator中指定Modelsim.exe的实际安装路径。

（在这里我的路径是D:\Work\modeltech_6.5c\win32\modelsim.exe，请根据自己的实际情况更改）。

OK以后退出ISE。

然后到ModelSim安装目录下找到ModelSim.ini文件，右键将其只读属性去掉，确定。

按下WIN+R，输入compxlibgui后回车，这其实就是自带的工具Simulation Library Compilation Wizard。

点击Select simulator，选中ModelSim。

检查路径正确了以后选Next。

再Next，建议再Next，或者根据自己的实际需要选择FPGA/CPLD的具体型号。

继续Next，在Map only to existing pre-compiled libraries前打上勾，在Output Directory for modelsim.ini file using mapped libraries中选择modelsim安装根目录modelsim.ini所在的路径，这一步很重要。

再点击Next就开始编译了。

最后把ModelSim.ini文件的只读属性改回去，万事OK……问题二：Hello all,Whenever I need to look at a filter output (or any DSP core), I used to define a real signal and assign it to what I want to examine, roughly something like this:dac_real_out <= hex2real(dac_holder, 12.0);where dac_holder is a std_logic_vector. It is much easier to look at an analogue signal waveform instead of tracing hex values word by word.This used to work quite alright using ModelSim XE edition. Now for some reason, it seems I can't get it to compile my design---I get the following error:# ** Error: (vcom-42) Unsupported ModelSim library format for "work". (Format: 3)My first question is: can I go around it as I've never encountered this before.My second one is: if not, is there anyway I can make ISE simulator do the same thing? apparently I can't add this real signal to my waveform editor and presumably ISE doesn't support it.Would appreciate any input on this.Manny wrote:> This used to work quite alright using ModelSim XE edition. Now for > some reason, it seems I can't get it to compile my design---I get the > following error:> # ** Error: (vcom-42) Unsupported ModelSim library format for "work". > (Format: 3)You can't *elaborate* (vsim) your design becausethe compiled work directory does not match the simulatoryou are using. Delete it and recompile (vcom)For modelsim, that is something like:vdel -allvlib workvmap work workvcom <source files>I like to write script like thisto archive with the design.> is there anyway I can make ISE simulator do> the same thing? apparently I can't add this real signal to my waveform > editor and presumably ISE doesn't support it.I expect that is true.You are better off with a real hdl simulator in any case.问题3：使用verilog进行描述，经过编译之后，在仿真过程中发现object中无项目，最终无波形输出。

modelsim注释乱码
在使用Modelsim软件时，如果遇到注释乱码的问题，可能是由于以下原因导致的：- 编码问题：注释乱码可能是由于注释文本使用的编码与ModelSim不兼容导致的。

解决方法是将注释文本转换为ModelSim支持的编码格式，例如ASCII或UTF-8。

- 字体设置问题：注释乱码也可能是由于ModelSim的字体设置不正确导致的。

解决方法是通过ModelSim的配置选项来更改字体设置，选择支持所需字符和编码的字体。

- 操作系统兼容性问题：注释乱码还可能与操作系统兼容性有关。

如果ModelSim在某个特定的操作系统上无法正确解析或显示注释内容，那么可能需要升级ModelSim版本或者安装适用于当前操作系统的补丁程序。

你可以尝试按照上述方法解决问题，如果仍然无法解决，可以咨询ModelSim的技术支持团队，获取更具体的帮助和解决方案。

multisim使用中的问题及解决方法在使用Multisim过程中，可能会遇到一些常见的问题。

本文将介绍其中一些问题，并提供相应的解决方法。

1. 电路仿真出现错误消息如果在进行电路仿真时，出现错误消息，有几个可能的原因和解决方法。

首先，请确认所使用的元件和连接是正确的。

检查电路中是否存在缺失的连接或者错误的元件。

其次，确认元件的参数设置是否正确，包括电阻、电容和电感等值。

最后，检查仿真设置是否正确，例如仿真时间、步长等参数。

2. 电路仿真速度较慢在进行复杂电路的仿真时，可能会遇到仿真速度较慢的情况。

这主要是由于电路的复杂度和计算机性能不匹配所导致的。

为了解决这个问题，可以尝试以下方法：关闭一些不必要的仿真器件或模块，减少仿真的计算量；调整仿真器件的精度和采样参数，适当降低精度和采样率；使用高性能的计算机进行仿真。

3. 错误的元件符号或元件库缺失在Multisim中，可能会出现错误的元件符号或者缺失的元件库的情况。

解决方法是下载并安装最新的Multisim元件库或者更新已有的元件库。

在National Instruments的官方网站上可以找到最新的元件库版本，并进行安装。

4. 电路图无法编译或加载如果在打开或加载电路图时遇到问题，可能是由于文件损坏或不兼容所导致。

可以尝试将电路图保存为不同的文件格式，并尝试重新加载。

如果问题依然存在，可以尝试修复Multisim安装程序或重新安装Multisim软件。

5. 无法找到所需元件在使用Multisim时，有时可能无法找到所需的元件。

这可能是由于元件库未正确加载或者元件库中缺少相应的元件所致。

解决方法是检查Multisim的元件库设置，并确保所需的元件库已正确加载。

如果找不到特定的元件，可以尝试在官方网站上搜索相关元件并下载安装。

通过了解这些常见问题和解决方法，您将能更好地应对在使用Multisim时可能遇到的挑战。

祝您在Multisim中的电路设计和仿真工作中取得成功！。

modelsim 错误及解决方法modelsim错误及解决方法这几天学习了下modelsim6.5se，做些总结以便复习。

不一定正确，请浏览者不吝纠正指教。

软件：modelsim6.5se代码来源：王金明：《veriloghdl程序设计教程》1、文件夹adder4中，adder_tb.v的$monitor($time,,,\+%d+%b={%b,%d}\没有现象，出现警告：warning:(vsim-pli-3003)e:/modelsim65se/wangjinming/adder4/adder_tb.v(30):[tofd]-systemtaskorfunction'$minitor'isnotdefined.2、调用顶层文件的例化语句出现错误：adder4adder(.cout(cout),.sum(sum),.a(ina),.b(inb),.cin(cin));错误原因：没分清调用和被调用模块的端口放置位置，正确的写法如下：adder4adder(.cout(cout),.sum(sum),.ina(a),.inb(b),.cin(cin));3、在搞counter4的时候，刚开始没有信号，例如图：原来以为是sourceinsight的问题，删掉sourceinsight的文件只保留counter4.v 和counter4_tb.v之后，仍然是这个问题。

经排查是因为在点击startsimulation后没有去掉enableoptimization。

废止方法：回去点红圈处的钩。

或者如下图，右击必须仿真的文件，选上simulaitonwithoutoptimization.改正之后，objects中出现了信号:2021.7.44、辨认出了initial$monitor($time,,,\reset=%dout=%d\的作用，仿真运行后，在transcript中显示：0clk=0reset=0out=x#50clk=1reset=0out=x#100clk=0reset=1out=x#150clk=1reset=1out=0#200clk=0reset=0out=0#250clk=1reset=0out=1#300clk=0reset=0out=1#350clk=1reset=0out=2#400clk=0r eset=0out=2#450clk=1reset=0out=3#500clk=0reset=0out=35、在做好一个工程后，想要对另一个文件夹内的文件进行仿真，必须选择changedirectory。

modelsim使⽤常见问题及解决办法集锦③四、You selected Modelsim-Altera as Simulation Software in EDA ToolSettings,however……You selected ModelSim-Altera as Simulation Software in EDA Tool Settings,however NativeLink found ModelSim in the pata – correct path or change EDA Tool Settings and try again.问题原因该⼯程设置的仿真⼯具名称与在Quartus II软件中指定的该软件路径不匹配。

例如，本来设置的仿真⼯具是modelsim–altera，结果在Quartus II软件的modelsim-altera路径下设定的是Tools下设置的是modelsim-se的路径，导致软件版本不匹配⽽报错。

设置的仿真⼯具为modelsim-alteraModelsim-altera路径却指向了modelsim-se版本。

解决⽅法1、如果你电脑装的是modelsim-se版本，请按照如下图所⽰的设置进⾏⼯程和⼯具路径设置：2、如果你的电脑装的是modelsim-altera版本，请按照如下图所⽰的设置进⾏⼯程和⼯具路径设置：五、Unable to checkout a license问题原因使⽤了⾮免费版本的Modelsim软件，却没有获得软件使⽤许可证解决⽅法⽅法1：使⽤免费版本的modelsim软件，如modelsim altera stater edition。

⽅法2：购买软件许可证。

⽅法3：破解modelsim软件，破解⽅法见如下链接（altera收费版和se版本破解思路相同，破解⼯具通⽤）：modelsim-win64-10.1c 下载、安装、破解全攻略(出处: 中国电⼦技术论坛)获得许可后最好重启Quartus II软件六、Error loading design问题原因提⽰信息中提⽰没有Verilog的仿真许可证，表明是没有获得软件使⽤许可。

以下操作在ModelSim SE PLUS 6.2b中完成1.新建一个工程file -> new -> project... 此时会弹出一个Creat Project对话框,输入一个工程名,选择保存路径(不要包含中文),其他默认就行了;2.点OK后会弹出一个Add items to the Project,里面有几个可选项,应该很容易明白;3.添加好文件后,点close把Add items to the Project对话框关闭,这时在左侧的workspace的project窗口里可以看到刚才添加的文件,双击可以打开这些文件进行编辑,编辑好后保存;4.右击刚才编辑好的文件compile -> compile select(或根据自己需要选其他项),如果没有错误,则在底部的命令窗口可以看到编译成功的消息(呈绿色),否则会出现出错的消息(呈红色),双击它会弹出一个更具体的窗口提示你出错的地方.5.修改所有错误直到编译成功.这时可以在菜单栏选择Simulation -> Start simulatio... 这时会弹出一个Start simulatio的对话框,在Design的标签下你会看到有很多库,展开work库会看到刚才编译成功的文件(如果有多个文件的话选择一个你想仿真的,比如测试程序,这时底部的OK会由刚才的不可用变成可用的),然后把Opitimization选项下的Enable opitimization前复选取消(这样可以保证过会儿所有的输入输出都可以看到,你可以试试不取消这项有何区别),然后点OK就行了.6.选择view -> Objects就可以看到你想仿真的各个量,选中它们并右击Add to wave -> Selected signals,这时就会弹出一个波形仿真窗口.如果你的测试文件写得没问题的话就可以看到仿真波形,你也可以观察底部的命令窗口察看相关信息.7.如果没写测试文件的话,在波形仿真窗口右击相关信号,选择force...设置想仿真的值或clock...把该量设置为时钟,然后点工具栏上的Run或Simulation菜单下的Run。

1、MODELSIM仿真提示already declared in this scope解决方法：在定义这个信号前其它模块接口信号中调用了这个信号，modelsim仿真报错，通过把信号定义挪到调用模块前面问题解决。

2、modelsim中，Instantiation of 'dffeas' failed. The design unit was not found.** Error: (vsim-3033) E:/pro/verilog_prj_example/simulation/modelsim/tb_sdrtest.v(24): Instantiation of 'print_task' failed. The design unit was not found.两种方法;报告3、Error: Can't compile duplicate declarations of entity "ram" into library "work"Error: Instance could be entity "ram" in file ram.v E rror: Instance could be entity "ram" in file ram.bdf解决办法：将.bdf文件的名字改掉，不能和.v文件的名字相同。

4、Quartus中仿真时出现no simulation input file assignment specify 对话框最好保证工程名、主模块、仿真文件的名字都一样。

5、9.17.2014下载波形文件仿真错误Error: Run Generate Functional Simulation Netlist (quartus_map yumen2_mk--generate_functional_sim_netlist) to generate functional simulation netlist for top level entity "yumen2_mk" before running the Simulator (quartus_sim)解决方法：原因是在功能仿真时候没有建立一个网表，网表的作用本人不是很清楚，只能说是功能仿真的一个必要步骤吧。