Quartus 中仿真出现错误解决方案汇总

Quartus常见错误分析ErrorWarning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not insensitivity list----没把singal放到process（）中2 Warning: Found pins ing as undefined clocks and/or memory enablesInfo: Assuming node CLK is an undefined clock-=-----可能是说设计中产生的触发器没有使能端3 Error: VHDL Interface Declaration error in clk_gen.vhd(29): interface object "clk_scan" of mode outcannot be read. Change object mode to buffer or inout.------信号类型设置不对，out当作buffer来定义4 Error: Node instance "clk_gen1" instantiates undefined entity "clk_gen"-------引用的例化元件未定义实体－－entity "clk_gen"5 Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s)analyzed as buffer(s) resulting in clock skewInfo: Detected ripple clock "clk_gen:clk_gen1|clk_incr" as bufferInfo: Detected ripple clock "clk_gen:clk_gen1|clk_scan" as buffer6 Warning: VHDL Process Statement warning at ledmux.vhd(15): signal or variable "dataout" may not beassigned a new in every possible path through the Process Statement. Signal or variable "dataout" holdsits previous in every path with no new assignment, which may create a combinational loop in the currentdesign.7 Warning: VHDL Process Statement warning at divider_10.vhd(17): signal "cnt" is read inside the ProcessStatement but isn't in the Process Statement's sensivitity list-----缺少敏感信号8 Warning: No clock transition on "counter_bcd7:counter_counter_clk|q_sig[3]" register9 Warning: Reduced register "counter_bcd7:counter_counter_clk|q_sig[3]" with stuck clock port to stuckGND10 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "class[1]" withclock skew larger than data delay. See Compilation Report for details.11 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "sign" withclock skew larger than data delay. See Compilation Report for details.12 Error: VHDL error at counter_clk.vhd(90): actual port "class" of mode "in" cannot be associated withformal port "class" of mode "out"------两者不能连接起来13 Warning: Ignored node in vector source file. Can't find corresponding node name"class_sig[2]" indesign.------没有编写testbench文件，或者没有编辑输入变量的值 testbench里是元件申明和映射14 Error: VHDL Binding Indication error at freqdetect_top.vhd(19): port "class" in design entity doesnot have std_logic_vector type that is specified for the same generic in the associated component---在相关的元件里没有当前文件所定义的类型15 Error: VHDL error at tongbu.vhd(16): can't infer register for signal "gate" because signal does nothold its outside clock edge16 Warning: Found clock high time violation at 1000.0 ns on register"|fcounter|lpm_counter:temp_rtl_0|dffs[4]"17 Warning: Compiler packed, optimized or synthesized away node "temp[19]". Ignored vector source filenode.---"temp[19]"被优化掉了18 Warning: Reduced register "gate~reg0" with stuck data_in port to stuck GND19 Warning: Design contains 2 input pin(s) that do not drive logicWarning: No output dependent on input pin "clk"Warning: No output dependent on input pin "sign"------输出信号与输入信号无关，20 Warning: Found clock high time violation at 16625.0 ns on register "|impulcomp|gate1"21 Error: VHDL error at impulcomp.vhd(19): can't implement clock enable condition specified using binaryoperator "or"22 Error: VHDL Association List error at period_counter.vhd(38): actual parameter assigned to formalparameter "alarm", but formal parameter is not declared-------连接表错误，形参"alarm"赋值给实参，形参没定义，可能是形参与实参的位置颠倒了，规定形参在实参之前。

Quartus使用问题及解决方法总结（转载）在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。

而时钟敏感信号是不能在时钟边沿变化的。

其后果为导致结果不正确。

措施：编辑vector source file2.Verilog HDL assignment warning at <location>: truncated value with size <number> to match size of target (<number>原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign '0', register removed by optimization原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。

在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。

而时钟敏感信号是不能在时钟边沿变化的。

其后果为导致结果不正确。

措施：编辑vector source file2.Verilog HDL assignment warning at <location>: truncated value with size <number> to match size of target (<number>原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign '0', register removed by optimization原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。

QUARTUSII常见错误解决方法QUARTUS II版本：9.0FPGA型号：EP2C8Q208配置芯片：EPCS4SDRAM型号: HY57V28820HCT-HFLASH型号 :TE28F320J3之前已经接触QUARTUS II比较长的时间了，也遇到过不少问题，有些比较简单解决后就忘了，现在把能记得起来列在前面几个。

后面的是自己后续遇到的问题的集锦...1.多模块或多进程驱动同一信号Error (10028): Can't resolve multiple constant drivers for net "FLASH_A[7]" at led.v(32)用Verilog描述电路时，一个信号只能在一个进程中驱动，如果在多个进程中对其驱动的话将产生如上错误。

解决方法为可以另加一个信号，通过在另一个进程中监视这个信号做出相应的动作。

2.多功能管脚的设置在用FLASH分配完管脚后编译出现如下错误：Error: Can't place multiple pins assigned to pin location Pin_108 (IOC_X34_Y2_N0)Info: Fitter preparation operations ending: elapsed time is 00:00:00Error: Can't fit design in deviceError: Quartus II Fitter was unsuccessful. 2 errors, 0 warnings Error: Quartus II Full Compilation was unsuccessful. 4 errors, 56 warnings原因是不能分配给多功能管脚PIN_108。

这是由于PIN_108是一个多功能管脚，还有一个功能是nCEO，也是默认的功能。

如果要用它当普通IO，需要提前设置一下：assignments>device>device and pin options>dual-purpose pins 里面把nCEO设置成use as regular i/o就可以了。

一Quartus 中仿真时出现no simulation input file assignment specify 解决方法翻译成中文就是仿真文件没有被指定要仿真的话先要建一个仿真文件file - new - 选择 Other file 选项卡 - Vector Waveform File然后把输入输出端口加进去再设置输入的信号保存就可以仿真了如果你之前已经建立过了就打开assignments- settings- simulatorsettings 看里面的有个文本框 simulation input 里面是否为空为空的话就要找到你所建立的 Vector Waveform File 文件是以VWF 结尾的如果没找到你又以为你建立了 Vector Waveform File 很可能粗心的你还没保存VectorWaveform File 保存了才会在 project 里面找到找到之后进行仿真如果是functional simulation要做processing generate functional simulationnetlist不然会出现Error Run Generate Functional Simulation Netlist quartus_map bmg_control--generate_functional_sim_netlist to generatefunctional simulation netlist for top level entity bmg_control beforerunning the Simulator quartus_sim 之类的错误最后在进行仿真就可以看到波形图了二Error 10137 Verilog HDL Procedural Assignment error at SHIFTv 16object "Data" on left-hand side of assignment must have a variable data type错误对 Data 未定义其变量类型比如 reg [30] Data三Quartus II 常见错误1Found clock-sensitive change during active clock edge at time on register " "原因vector source file 中时钟敏感信号如数据允许端清零同步加载等在时钟的边缘同时变化而时钟敏感信号是不能在时钟边沿变化的其后果为导致结果不正确措施编辑 vector source file2Verilog HDL assignment warning at truncated with sizeto match size of target原因在 HDL 设计中对目标的位数进行了设定如reg[40] a而默认为32位将位数裁定到合适的大小措施如果结果正确无须加以修正如果不想看到这个警告可以改变设定的位数3All reachable assignments to data_out 10 assign 0 register removed by optimization原因经过综合器优化后输出端口已经不起作用了4Following 9 pins have nothing GND or VCC driving datain port --changes to this connectivity may change fitting results原因第 9 脚空或接地或接上了电源措施有时候定义了输出端口但输出端直接赋 0便会被接地赋 1 接电源如果你的设计中这些端口就是这样用的那便可以不理会这些warning5Found pins ing as undefined clocks andor memory enables 原因是你作为时钟的 PIN 没有约束信息可以对相应的 PIN 做一下设定就行了主要是指你的某些管脚在电路当中起到了时钟管脚的作用比如flip-flop 的 clk 管脚而此管脚没有时钟约束因此 QuartusII 把 clk 作为未定义的时钟措施如果 clk 不是时钟可以加 not clock的约束如果是可以在clock setting 当中加入在某些对时钟要求不很高的情况下可以忽略此警告或在这里修改Assignments Timing analysis settings Individualclocks6Timing characteristics of device EPM570T144C5 are preliminary 原因因为II 是比较新的元件在 QuartusII 中的时序并不是正式版的要等 Service Pack措施只影响 Quartus 的 Waveform7Warning Clock latency analysis for PLL offsets is supported for the current device family but is not enabled措施将 setting 中的timing RequirementsOption-- More Timing Setting-- setting-- Enable Clock Latency 中的on 改成OFF8Found clock high time violation at 148 ns on register"counterlpm_countercount1_rtl_0dffs[11]"原因违反了 steuphold 时间应该是后仿真看看波形设置是否和时钟沿符合 steuphold 时间措施在中间加个寄存器可能可以解决问题9warning circuit may not operatedetected 46 non-operational pathsclocked by clock clk44 with clock skew larger than data delay 原因时钟抖动大于数据延时当时钟很快而 if 等类的层次过多就会这种问题但这个问题多是在器件的最高频率中才会出现措施setting-- timing RequirementsOptions-- Default required f改小一些如改到 50MHZ10Design contains input pin s that do not drive logic 原因输入引脚没有驱动逻辑驱动其他引脚所有的输入引脚需要有输入逻辑措施如果这种情况是故意的无须理会如果非故意输入逻辑驱动 11WarningFound clock high time violation at 89ns on node TEST3CLK原因FF 中输入的PLS 的保持时间过短措施在 FF 中设置较高的时钟频率12Warning Found 10 node s in clock paths which may be acting asripple andor gated clocks -- node s analyzed as buffer s resulting inclock skew原因如果你用的 CPLD 只有一组全局时钟时用全局时钟分频产生的另一个时钟在布线中当作信号处理不能保证低的时钟歪斜 SKEW 会造成在这钟上工作的时序电路不可靠甚至每次布线产生的问题都不一样措施如果用有两组以上全局时钟的 FPGA 芯片可以把第二个全局时钟作为另一个时钟用可以解决这个问题13Critical Warning Timing requirements were not met See Report window for details原因时序要求未满足措施双击Compilation Report-- Time Analyzer-- 红色部分如clocksetupclk等-- 左键单击 list path查看 f 的 SLACK REPORT 再根据提示解决有可能是程序的算法问题14Cant achieve minimum setup。

(一) Q uartus警告解析1.Found clock-sensitive change during active clock edge at time<time> on register"<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。

而时钟敏感信号是不能在时钟边沿变化的。

其后果为导致结果不正确。

措施：编辑vector source file2.Verilog HDL assignment warning at <location>: truncated with size <number> tomatch size of target (<number>原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.All reachable assignments to data_out(10) assign '0', register removed byoptimization原因:经过综合器优化后，输出端口已经不起作用了4.Following 9 pins have nothing, GND, or VCC driving datain port -changes to thisconnectivity may change fitting results原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋…0‟，便会被接地，赋…1‟接电源。

如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Found pins functioning as undefined clocks and/or memory enables原因:是你作为时钟的PIN没有约束信息。

使用modelsin对quartusII仿真时遇到问题的解决方法1、FFT core可以设置成两种不同的引擎结构，四输出（Quad——output）和单输出（signal output），对于要求转换时间尽量小的应用，四输出的是最佳的结构，对于要求资源尽量小的应用，单输出的引擎结构比较合适，为了增加吞吐量，可以采用并行引擎结构。

FFT core支持的数据流：FFT core支持三种I/O数据流结构，连续（streaming）、缓冲突发（buffered burst）、突发（burst）。

连续I/o数据流允许处理连续输入数据，输出连续复数数据流，而不中断输入和输出数据；缓冲突发结构于连续相比，需要更少的存储资源，但是这是以减少平均吞吐量为代价的；突发数据流的操作于缓冲突发的方法基本上一致，但是突发方式需要更少的存储资源，这也是以降低吞吐量为代价的、。

2、用modelsim对fft模块进行仿真的时候出现此类问题的解决方法：** Error: (vsim-3033) E:/Quartus II projects/fft_1024_t/fft_1024_ip.v(92): Instantiation of 'asj_fft_sglstream_fft_130' failed. The design unit was not found.出现这种情况，第一可能是quartus破解不完整，导致有些库已经器件不能够使用，重新破解，在破解的时候有时候可能有好几个网卡，则选择前两个网卡号对license.dat进行破解。

在完整破解的时候，在仿真的时候需要加进去.vo文件以及测试文件，顶层文件，同时将生成fft核的时候产生.hex,.txt文件,在进行仿真的时候需要将其放到所建的modelsim工程文件夹下面。

第二种情况就是在不同版本的quartus上建立了ip核，比如说在9.0上建立的文件，在8.0上进行综合编译，就会出现这样的问题。

1、FFT core可以设置成两种不同的引擎结构，四输出（Quad——output）和单输出（signal output），对于要求转换时间尽量小的应用，四输出的是最佳的结构，对于要求资源尽量小的应用，单输出的引擎结构比较合适，为了增加吞吐量，可以采用并行引擎结构。

FFT core支持的数据流：FFT core支持三种I/O数据流结构，连续（streaming）、缓冲突发（buffered burst）、突发（burst）。

连续I/o数据流允许处理连续输入数据，输出连续复数数据流，而不中断输入和输出数据；缓冲突发结构于连续相比，需要更少的存储资源，但是这是以减少平均吞吐量为代价的；突发数据流的操作于缓冲突发的方法基本上一致，但是突发方式需要更少的存储资源，这也是以降低吞吐量为代价的、。

2、用modelsim对fft模块进行仿真的时候出现此类问题的解决方法：** Error: (vsim-3033) E:/Quartus II projects/fft_1024_t/fft_1024_ip.v(92): Instantiation of 'asj_fft_sglstream_fft_130' failed. The design unit was not found.出现这种情况，第一可能是quartus破解不完整，导致有些库已经器件不能够使用，重新破解，在破解的时候有时候可能有好几个网卡，则选择前两个网卡号对license.dat进行破解。

在完整破解的时候，在仿真的时候需要加进去.vo文件以及测试文件，顶层文件，同时将生成fft核的时候产生.hex,.txt文件,在进行仿真的时候需要将其放到所建的modelsim工程文件夹下面。

第二种情况就是在不同版本的quartus上建立了ip核，比如说在9.0上建立的文件，在8.0上进行综合编译，就会出现这样的问题。

解决方法就是在现有的版本上重新建一个fft核之后进行仿真，应该就可以解决问题了。

一、Quartus中仿真时出现no simulation input file assignment specify 解决方法翻译成中文就是仿真文件没有被指定，要仿真的话先要建一个仿真文件: file -> new -> 选择Other file选项卡 -> Vector Waveform File然后把输入输出端口加进去，再设置输入的信号，保存，就可以仿真了。

如果你之前已经建立过了，就打开assignments->settings->simulator settings看里面的有个文本框 simulation input 里面是否为空，为空的话就要找到你所建立的Vector Waveform File 文件，是以*.VWF结尾的，如果没找到，你又以为你建立了Vector Waveform File ,很可能粗心的你还没保存Vector Waveform File ,保存了才会在project里面找到。

找到之后进行仿真，如果是functional simulation，要做processing>generate functional simulation netlist..不然会出现:Error: Run Generate Functional Simulation Netlist (quartus_map bmg_control --generate_functional_sim_netlist) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (quartus_sim)之类的错误。

最后在进行仿真，就可以看到波形图了二、Error (10137): Verilog HDL Procedural Assignment error at SHIFT.v(16): object "Data" on left-hand side of assignment must have a variable data type 错误：对Data未定义其变量类型，比如reg [3:0] Data三、Quartus II常见错误1.Found clock-sensitive change during active clock edge at time<time> on register "<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。

QuartusII11.0工程升级为QuartusII13.1 仿真NativeLink Error错误解决方法（北京郭树忠）因系统功能扩展，需要重新对某一程序模块进行仿真，由于目前使用的QuartusII13.1仿真软件与原工程软件使用的QuartusII11.0仿真软件版本不同，在工程升级编译完成后运行仿真软件时，出现了NativeLink Error错误，经过反复检查，找到了原因，问题得以顺利解决。

为此，整理了此文档，分享给大家，希望给开展类似工作的同学们节省部分时间。

一、过程原工程环境：QuartusII11.0，ModelSim SE-64 10.0c；新工程环境：QuartusII13.1，ModelSim-Altera starter Edition 13.1.0.162。

在将QuartusII11.0的软件工程在QuartusII13.1下编译完成后，选择Tools->Run Simulation Tool->RTL Simulation,运行仿真软件，如图1.启动仿真窗口所示。

图1.启动仿真窗口仿真软件窗口出现错误提示：NativeLink Error.You selected ModelSim as Simulation software in EDA Tool Settings, However NativeLink Found ModelSim-Altera in the path –correct path or change EDA Tools Settings and try again.如图2.NativeLink Error错误提示窗口。

图2. NativeLink Error错误提示窗口因仿真软件版本不同，仿真软件安装目录也不同，因此出NativeLink Error 错误提示后首先想到的是在EDA Tools Settings中配置仿真软件路径，并在全局变量中设置license_file 文件路径LM_LICENSE_FILE=c:\altera\13.1\ modelsim_ase\LICENSE_DELLXPX.TXT。