最新数字集成电路设计-笔记归纳

数字集成电路考试知识点一、数字逻辑基础。

1. 数制与编码。

- 二进制、十进制、十六进制的相互转换。

例如，将十进制数转换为二进制数可以使用除2取余法；将二进制数转换为十六进制数，可以每4位二进制数转换为1位十六进制数。

- 常用编码，如BCD码（8421码、余3码等）。

BCD码是用4位二进制数来表示1位十进制数，8421码是一种有权码，各位的权值分别为8、4、2、1。

2. 逻辑代数基础。

- 基本逻辑运算（与、或、非）及其符号表示、真值表和逻辑表达式。

例如，与运算只有当所有输入为1时，输出才为1；或运算只要有一个输入为1，输出就为1；非运算则是输入和输出相反。

- 复合逻辑运算（与非、或非、异或、同或）。

异或运算的特点是当两个输入不同时输出为1，相同时输出为0；同或则相反。

- 逻辑代数的基本定理和规则，如代入规则、反演规则、对偶规则。

利用这些规则可以对逻辑表达式进行化简和变换。

- 逻辑函数的化简，包括公式化简法和卡诺图化简法。

卡诺图化简法是将逻辑函数以最小项的形式表示在卡诺图上，通过合并相邻的最小项来化简逻辑函数。

二、门电路。

1. 基本门电路。

- 与门、或门、非门的电路结构（以CMOS和TTL电路为例）、电气特性（如输入输出电平、噪声容限等）。

CMOS门电路具有功耗低、集成度高的优点；TTL门电路速度较快。

- 门电路的传输延迟时间，它反映了门电路的工作速度，从输入信号变化到输出信号稳定所需要的时间。

2. 复合门电路。

- 与非门、或非门、异或门等复合门电路的逻辑功能和实现方式。

这些复合门电路可以由基本门电路组合而成，也有专门的集成电路芯片实现其功能。

三、组合逻辑电路。

1. 组合逻辑电路的分析与设计。

- 组合逻辑电路的分析方法：根据给定的逻辑电路写出逻辑表达式，化简表达式，列出真值表，分析逻辑功能。

- 组合逻辑电路的设计方法：根据逻辑功能要求列出真值表，写出逻辑表达式，化简表达式，画出逻辑电路图。

2. 常用组合逻辑电路。

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用 Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量综合可以相互转化加了功耗信息一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)：.db（不可读） .lib（可读）.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

数字集成电路基础学习总结第一章数字电子技术概念1.1 数字电子技术和模拟电子技术的区别模拟信号：在时间上和数值上均作连续变化的电路信号。

数字信号：表示数字量的信号，一般来说数字信号是在两个稳定状态之间作阶跃式变化的信号，它有电位型和脉冲型两种表达形式：用高低不同的电位信号表示数字“1”和“0”是电位型表示法；拥有无脉冲表示数字“1”和“0”是脉冲型表示法。

数字电路包括：脉冲电路、数字逻辑电路。

数字电路的特点：1）小、轻、功耗低2）抗干扰力强3）精度高按电路组成的结构可分立元件电路集成电路数数字电路分类小规模按集成度的大小来分中规模大规模超大规模双极型电路按构成电路的半导体器件来分单极型电路组合逻辑电路按电路有记忆功能来分1.21.3 三极管：是一种三极（发射极E、基极B(发射结、集电结)半导体器件，他有NPN和PNP两种，可工作在截止、放大、饱和三种工作状态。

电流公式：I(E)=I(B)+I(C)放大状态：I(C)=βI(B) 饱和状态：I(C)< βI(B)1.4 数制，两要素基数权二进制，十进制，十六进制之间的转换：二进制转换成十进制：二进制可按权相加法转化成十进制。

十进制转换成二进制：任何十进制数正数的整数部分均可用除2取余法转换成二进制数。

二进制转化成八进制：三位一组分组转换。

二进制转换成十六进制：四位一组分组转换。

八进制转换成十六进制：以二进制为桥梁进行转换。

1.5 码制十进制数的代码表示法常用以下几种：8421BCD码、5421BCD码、余3BCD码。

8421BCD码+0011=5421BCD码第二章逻辑代数基础及基本逻辑门电路2.1 “与”逻辑及“与”门若决定某一时间的所有条件都成立，这个事件就发生，否则这个事件就不发生，这样的逻辑关系成为逻辑与或者逻辑乘。

逻辑与真值表：逻辑功能：有0出0，全1出1. 逻辑式：L=A •B 符号：2.2“或”逻辑及“或”门决定某一事件的条件中只要有一个或一个以上成立，这事件就发生，否则就不发生没这样的逻辑关系称为逻辑或或称为逻辑加。

1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。

2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。

等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。

3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。

摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。

4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。

5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。

直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。

6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。

但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。

只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。

数字电路知识点总结(精华版)数字电路知识点总结（精华版）第一章数字逻辑概论一、进位计数制1.十进制与二进制数的转换2.二进制数与十进制数的转换3.二进制数与十六进制数的转换二、基本逻辑门电路第二章逻辑代数逻辑函数的表示方法有：真值表、函数表达式、卡诺图、逻辑图和波形图等。

一、逻辑代数的基本公式和常用公式1.常量与变量的关系A + 0 = A，A × 1 = AA + 1 = 1，A × 0 = 02.与普通代数相运算规律a。

交换律：A + B = B + A，A × B = B × Ab。

结合律：(A + B) + C = A + (B + C)，(A × B) × C = A ×(B × C)c。

分配律：A × (B + C) = A × B + A × C，A + B × C = (A + B) × (A + C)3.逻辑函数的特殊规律a。

同一律：A + A = Ab。

摩根定律：A + B = A × B，A × B = A + Bc。

关于否定的性质：A = A'二、逻辑函数的基本规则代入规则在任何一个逻辑等式中，如果将等式两边同时出现某一变量 A 的地方，都用一个函数 L 表示，则等式仍然成立，这个规则称为代入规则。

例如：A × B ⊕ C + A × B ⊕ C，可令 L = B ⊕ C，则上式变成 A × L + A × L = A ⊕ L = A ⊕ B ⊕ C。

三、逻辑函数的化简——公式化简法公式化简法就是利用逻辑函数的基本公式和常用公式化简逻辑函数，通常，我们将逻辑函数化简为最简的与或表达式。

1.合并项法利用 A + A' = 1 或 A × A' = 0，将二项合并为一项，合并时可消去一个变量。

电子工程数字电路设计（知识点）数字电路设计是电子工程的重要内容，涉及到数字信号的处理和控制。

在电子工程领域中，数字电路是一类电路系统，用于处理和控制数字信号，并实现各种功能。

本文将介绍数字电路设计的知识点，包括逻辑门、组合逻辑电路和时序逻辑电路。

一、逻辑门逻辑门是数字电路设计的基础组成部分，用于处理和操作数字信号。

在数字电路中常见的逻辑门有与门（AND）、或门（OR）、非门（NOT）以及它们的组合形式（如与非门、或非门）。

1. 与门（AND）与门是最基本的逻辑门之一，其输出信号仅在所有输入信号均为高电平时才输出高电平。

与门的符号为“&&”。

2. 或门（OR）或门是另一个常见的逻辑门，其输出信号仅在任一输入信号为高电平时即输出高电平。

或门的符号为“||”。

3. 非门（NOT）非门是最简单的逻辑门，其输出信号与输入信号相反。

非门的符号为“！”。

二、组合逻辑电路组合逻辑电路是由逻辑门组成的电路，根据输入信号的不同组合产生不同的输出信号。

组合逻辑电路的输出仅与当前输入信号有关，而与过去的输入信号或时序无关。

1. 译码器译码器是一种常见的组合逻辑电路，用于将一组输入信号转换为对应的输出信号。

常见的译码器有二进制译码器和十进制译码器等。

2. 多路选择器多路选择器是另一种常见的组合逻辑电路，用于根据选择信号选择不同的输入信号输出。

多路选择器的输出信号与选择信号相关。

三、时序逻辑电路时序逻辑电路是由触发器和组合逻辑电路组成的电路系统，其输出信号不仅与当前输入信号相关，还与过去的输入信号和时序有关。

1. 触发器触发器是时序逻辑电路的基本组成单元，用于存储和延时信号。

常见的触发器有D触发器、JK触发器和T触发器等。

2. 计数器计数器是一种常见的时序逻辑电路，用于计数和记录输入脉冲的数量。

计数器可以分为正向计数器和逆向计数器。

四、应用场景数字电路设计在现代电子工程中具有广泛的应用。

以下是一些常见的应用场景：1. 中央处理器（CPU）中央处理器是计算机的核心部件，其中包含了大量的数字电路设计。

数字集成电路复习要点⼀、简答题1.集成电路发展的特点：速度变快，I/O增多，⼯作电压下降……A，特征尺⼨越来越⼩，B，单个芯⽚晶体管数⽬越来越多，速度越来越快，电压越来越⼩，层数越来越多，端⼝越来越多，功耗越来越低2.P181⼤扇⼊的“设计技术”。

A，调整晶体管尺⼨B，逐级加⼤晶体管尺⼨C，重新安排输⼊D，重组逻辑结构（把光键路径上的晶体管靠近门的输出端）3.简述集成电路⼯艺中典型的光刻步骤及其相互关系。

（P28）氧化层，涂光刻胶，光刻机曝光，光刻胶的显影和烘⼲，酸刻蚀，旋转清洗和⼲燥，各种⼯艺加⼯步骤，去除光刻胶4.什么是多晶⾃对准⼯艺，有哪些优点？（P32）在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从⽽也确定了源区和漏区的位置。

它使源和漏这两个区域相对于栅具有⾮常精确的位置，有助于减⼩晶体管中的寄⽣电容。

5.CMOS逻辑门特性：(全摆幅，⽆⽐性，低输出阻抗，⾼输⼊阻抗，⽆静态功耗。

)A，电压摆幅等于电源电压，噪声容很⼤，B，逻辑电平与器件的相对尺⼨⽆关，⽆⽐逻辑，C，具有低输出阻抗，⾼输⼊阻抗，D，不消耗任何静态功率6.伪NCMOS门逻辑的特点A，减少晶体管的数⽬，由2N减到N+1，B，速度快缺点：⼩的噪声容限和⼤的静态功耗6.传输管逻辑的优点是什么？有哪些缺点，解决的办法是什么？优点：结构简单，阀值损失⼩，硬件开销⼩缺点：延时⾼，仅含NMOS的传输管将引起静态功耗并减⼩噪声容限解决办法：避免开关长串联以减⼩延时，增加电平恢复晶体管以消除静态功耗7.什么是时钟馈通，有何危害？(P215)原理：电容耦合的特殊情况，由在预充电器件的时钟输⼊和动态输出节点之间电容耦合引起的效应，当下拉⽹络不导通时，这⼀电容耦合会在时钟由低⾄⾼翻转时，引起的动态节点输出上升到VDD以上；⽽快速上升和下降时时钟边沿会耦合到信号节点上。

特点：a）可能使预充电管正常情况下反偏结⼆极管变为正向偏置，使电⼦注⼊到衬底中，被附近处于⾼电平的⾼阻节点收集，导致出错。

数字集成电路考试重点集成电路设计测试站点1。

填空1。

NML和NMH的概念，热电势，D触发器，D锁存器，施密特触发器低电平噪声容限:VIL-VOL高电平噪声容限:VOH-VIH该容限应大于零热电势:当两种不同的金属相互接触时，如果接触端和非接触端的温度不相等，两种金属之间产生的电势差称为热电势2.金属氧化物半导体晶体管的动态响应之间有什么关系？(本征电容P77)金属氧化物半导体晶体管的动态响应值取决于其充放电期间的本征寄生电容以及由互连线和负载引起的额外电容所需的时间本征电容的源极:基本金属氧化物半导体结构、沟道电荷和漏极以及源极反向偏置PN结耗尽区 3.设计技术(其他测试点与此知识点相似)P147如何降低栅极的传播延迟:降低CL:负载电容主要由以下三个主要部分组成:栅极本身的内部扩散电容、互连电容和扇出电容增加晶体管的纵横比并增加VDD 4。

具有比率逻辑和无与伦比的逻辑具有特定的逻辑:特定的逻辑试图减少实现给定逻辑功能所需的晶体管数量，但通常以降低稳定性和额外功耗为代价。

诸如之类的门不使用有源下拉和上拉网络的组合，而是由实现逻辑功能的NMOS下拉网络和简单的加载设备组成。

无与伦比的逻辑:逻辑电平独立于器件相对大小的门称为无与伦比的逻辑特定逻辑:逻辑电平由构成逻辑的晶体管的相对大小决定。

5. 时序电路的特点:记忆功能原理:(1)基本反馈；(b)电容储存电荷6。

信号完整性(电荷共享，泄漏)信号完整性问题:电荷泄漏电荷共享容性耦合时钟馈通7。

存储器和存储分类按存储模式分为随机存储器:任何存储单元的内容都可以随机访问，访问时间与存储单元的物理位置无关顺序存储器:只能按一定顺序访问，访问时间与存储单元的物理位置有关根据存储器的读写功能，它分为只读存储器:半导体存储器，其内容是固定的，只能读不能写。

随机存取存储器:可读写的半导体存储器根据信息的可存储性，可分为个非永久性存储器:断电后信息消失的存储器。

永久存储器:断电后仍能存储信息的存储器根据内存使用情况分为。

第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。

(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。

这一模型含有用来在下一层次上处理这一模块所需要的所有信息。

固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。

可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。

每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。

可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。

一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。

为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。

NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。

一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。

理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。

传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。

它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。

上升和下降时间定义为在波形的10%和90%之间。

对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。