(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 (43)申请公布日 (21)申请号 201910157115.4
(22)申请日 2019.03.01
(71)申请人 重庆平伟实业股份有限公司
地址 405200 重庆市梁平县梁平工业园区
申请人 嘉兴奥罗拉电子科技有限公司
(72)发明人 李述洲 晋虎 李豪 万欣
(74)专利代理机构 上海光华专利事务所(普通
合伙) 31219
代理人 尹丽云
(51)Int.Cl.
H01L 29/872(2006.01)
H01L 29/06(2006.01)
H01L 21/329(2006.01)
(54)发明名称
一种功率半导体器件制造方法及功率半导
体器件
(57)摘要
本发明提供一种功率半导体器件制造方法，
包括：提供衬底及第一掺杂层，在所述第一掺杂
层表面进行掺杂并形成第二掺杂层；在所述第二
掺杂层上进行刻蚀并形成器件沟槽；在所述器件
沟槽内堆叠栅极；以及在所述第一掺杂层上堆叠
肖特基势垒层以及金属层；在不改变掩模版或者
光刻胶位置以及不改变制程过程中光刻次数的
情况下进行第二掺杂层掺杂，并形成PN结，降低
了工艺难度，提高良品率；具有第二掺杂层的功
率半导体器件的峰值电场强度较低，因此能够抑
制所述功率半导体器件的反向漏电流；而且第二
掺杂层与第一掺杂层形成的PN结将导通，能够承
受更大的电流浪涌冲击，提高所述功率半导体器
件的性能、
使用可靠性以及使用寿命。
权利要求书1页 说明书5页 附图2页CN 109768092 A 2019.05.17
C N 109768092
A
权 利 要 求 书1/1页CN 109768092 A
1.一种功率半导体器件制造方法，其特征在于，包括：
提供衬底及第一掺杂层，在所述第一掺杂层表面进行掺杂并形成第二掺杂层；
在所述第二掺杂层上进行刻蚀并形成器件沟槽；
在所述器件沟槽内堆叠栅极；以及
在所述第一掺杂层上堆叠肖特基势垒层以及金属层。
2.根据权利要求1所述的功率半导体器件制造方法，其特征在于：在所述第二掺杂层上进行刻蚀并形成器件沟槽之前，以掩模版的窗口与所述第一掺杂层对应的区域进行掺杂，或者在所述第一掺杂层上光刻胶对应的区域进行掺杂。
3.根据权利要求1所述的功率半导体器件制造方法，其特征在于：所述第一掺杂层为P 型掺杂，所述第二掺杂层为N型掺杂；或者，所述第一掺杂层为N型掺杂，所述第二掺杂层为P 型掺杂。
4.根据权利要求1或者3任一项所述的功率半导体器件制造方法，其特征在于：所述第一掺杂层的掺杂浓度为1e15cm-3至1e16cm-3，所述第二掺杂层的掺杂浓度为1e16cm-3至1e21cm-3。
5.根据权利要求3所述的功率半导体器件制造方法，其特征在于：所述N型掺杂的掺杂离子包含P或As或中的至少一种。
6.根据权利要求5所述的功率半导体器件制造方法，其特征在于：所述P型掺杂的掺杂离子包含B、或BF2中的至少一种。
7.根据权利要求1所述的功率半导体器件制造方法，其特征在于：所述栅极两侧的第二掺杂层的位置关于所述栅极的轴线对称。
8.根据权利要求6所述的功率半导体器件制造方法，其特征在于：定义垂直于所述第二掺杂层所在平面的方向为第一方向，所述栅极的一侧的第二掺杂层在所述第一方向上的长度为0.7至2.5微米。
9.根据权利要求1所述的功率半导体器件制造方法，其特征在于：定义平行于所述第二掺杂层所在平面的方向为第二方向，所述栅极的一侧的第二掺杂层在所述第二方向上的长度为0.5至2微米。
10.一种功率半导体器件，利用如权利要求1至9任一项所述的功率半导体器件制造方法制成所述功率半导体器件，其特征在于：包括：
所述衬底以及依次堆叠在所述衬底上的所述第一掺杂层、所述肖特基势垒层、所述金属层；
所述第一掺杂层包括多个所述栅极，每个所述栅极的两侧均包括所述第二掺杂层。
2。
